[發(fā)明專(zhuān)利]半導(dǎo)體器件及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200610162404.6
• 申請(qǐng)日: 2006-11-22
• 公開(kāi)（公告）號(hào): CN101097918A
• 公開(kāi)（公告）日: 2008-01-02
• 發(fā)明（設(shè)計(jì)）人: 江間泰示;淺野正義;姊崎徹;有吉潤(rùn)一
• 申請(qǐng)（專(zhuān)利權(quán)）人: 富士通株式會(huì)社
• 主分類(lèi)號(hào): H01L27/04
• 分類(lèi)號(hào): H01L27/04;H01L27/092;H01L21/822;H01L21/8238
• 代理公司: 隆天國(guó)際知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 張龍哺

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件及其制造方法。

背景技術(shù)

在諸如LSI的半導(dǎo)體器件中，多個(gè)MOS晶體管整體地形成在半導(dǎo)體襯底上。然而，所有MOS晶體管的工作電壓很少會(huì)相同。通常，均在高電壓下工作的MOS晶體管(高電壓MOS晶體管)和均在低工作電壓下工作的MOS晶體管(低電壓MOS晶體管)嵌入硅襯底中。

作為這種半導(dǎo)體器件的實(shí)例，圖1示出嵌入有非易失性存儲(chǔ)器和邏輯電路的半導(dǎo)體器件的結(jié)構(gòu)圖。

如圖1所示，在這種半導(dǎo)體器件中，在單元區(qū)1中形成多個(gè)閃存單元FL，其作為非易失性存儲(chǔ)器單元。此外，在上述單元區(qū)1周?chē)纬尚羞x擇電路2、列選擇電路3、讀出放大器4以及升壓電路5，以作為邏輯電路。因而，每個(gè)存儲(chǔ)器單元FL可由均連接到行選擇電路2的字線WLi(i＝0，1，2，…)之一和均連接到列選擇電路3的位線BLj(j＝0，1，2，…)之一選取。

通過(guò)將高電壓例如5V施加到由列選擇電路3選取的BL以及將高電壓例如9V施加到由行選擇電路2選取的WL，對(duì)每個(gè)存儲(chǔ)器單元進(jìn)行編程。

另一方面，通過(guò)將高電壓例如10V施加到襯底以及將高電壓例如-10V施加到WL，對(duì)存儲(chǔ)器單元進(jìn)行擦除。這時(shí)，施加到襯底的高電壓例如10V經(jīng)過(guò)正向偏置的漏結(jié)也被施加到所有的BL。

因此，行選擇電路2和列選擇電路3二者均由高電壓晶體管形成。

相比之下，從每個(gè)單元讀取信息的讀出放大器4由工作在大約1.2V的低電壓下的低電壓MOS晶體管形成。

以這種方式，嵌入有非易失性存儲(chǔ)器和邏輯電路的半導(dǎo)體器件具有如下結(jié)構(gòu)：其中，嵌入高電壓晶體管和低電壓晶體管。

圖2示出了上述半導(dǎo)體器件的更詳細(xì)結(jié)構(gòu)。圖2的實(shí)例示出了閃存單元FL1和FL3未被選取、而閃存單元FL2被選取的狀態(tài)。

圖3為如上所述安裝有高電壓晶體管和低電壓晶體管的半導(dǎo)體器件的橫截面圖。

在圖3的實(shí)例中，由元件隔離絕緣膜11在p型硅襯底10中限定晶體管形成區(qū)。如圖中所示，在每個(gè)晶體管形成區(qū)中形成第一n阱12、p阱13以及第二n阱14。

此外，在這些阱12至14上形成柵電極15，并且柵極絕緣膜夾在這些阱12至14與柵電極15之間。而且，在柵電極15旁邊分別形成第一p型源極/漏極區(qū)18、n型源極/漏極區(qū)19以及第二p型源極/漏極區(qū)17。

因此，低電壓p型MOS晶體管TR_p(低)、低電壓n型MOS晶體管TR_n(低)以及高電壓p型MOS晶體管TR_p(高)分別由成對(duì)的柵電極15和對(duì)應(yīng)的源極/漏極區(qū)17至19構(gòu)成。

在高電壓p型MOS晶體管TR_p(高)中，高電壓被施加到第二p型源極/漏極區(qū)17。因此，在第二p型源極/漏極區(qū)17與p型硅襯底10之間容易發(fā)生擊穿現(xiàn)象(punch?through)。

在第二n阱14淺的情況下可經(jīng)常觀測(cè)到擊穿現(xiàn)象。

因此，第二n阱14一般形成得較深。

相比之下，如果第一n阱12和p阱13形成得較深，其中分別形成低電壓MOS晶體管TR_p(低)和TR_n(低)，則各個(gè)阱中的雜質(zhì)沿橫向擴(kuò)展。這使得例如第一p型源極/漏極區(qū)18與n型源極/漏極區(qū)19之間的距離難以縮短。從而，引起難以減小半導(dǎo)體器件尺寸的問(wèn)題。為此，第一n阱12和p阱13一般形成為比第二n阱14淺。

然而，如果用于低電壓晶體管的阱12和13比用于高電壓晶體管的阱14淺，如圖3所示，沿著路徑P形成的寄生NPN雙極晶體管成為嚴(yán)重問(wèn)題。

圖4為示出在p型硅襯底10和第一n阱12二者都設(shè)置為地電勢(shì)(0V)并將高電壓(10V)施加到第二n阱14的情況下，電子沿著路徑P的電勢(shì)高度的示意圖。

如圖4所示，由于起到寄生NPN雙極晶體管的基極作用的p型硅襯底10的雜質(zhì)濃度較低，因此使得第一n阱12與襯底10之間形成的勢(shì)壘的高度V降低。因此，即使只有小基極電流I_B流過(guò)，襯底10中的電子也會(huì)減少。從而，如虛線所示，電勢(shì)降低，因此引起大集電極電流I_C從第二n阱14流到第一n阱12。

因此，NPN雙極晶體管的電流放大系數(shù)β(＝I_C/I_B)變得非常大，從而容易發(fā)生閂鎖效應(yīng)(latch-up)。閂鎖效應(yīng)是過(guò)量電流經(jīng)由路徑P在n阱12和14之間流過(guò)的現(xiàn)象。