[發(fā)明專利]FPGA、FPGA配置、調(diào)試系統(tǒng)和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200610149473.3
• 申請(qǐng)日: 2006-11-21
• 公開（公告）號(hào): CN101191819A
• 公開（公告）日: 2008-06-04
• 發(fā)明（設(shè)計(jì)）人: 李彧;楊雨東;林國輝;劉強(qiáng)
• 申請(qǐng)（專利權(quán)）人: 國際商業(yè)機(jī)器公司
• 主分類號(hào): G01R31/3185
• 分類號(hào): G01R31/3185;G01R31/317
• 代理公司: 北京市中咨律師事務(wù)所
• 代理人: 李崢;劉瑞東

1.一種現(xiàn)場(chǎng)可編程門陣列(FPGA)，具有待測(cè)邏輯單元，并包括：

探測(cè)信號(hào)選擇單元，用于從所述待測(cè)邏輯單元中的多個(gè)探測(cè)點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及

高速串行收發(fā)機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā)送到外部。

2.根據(jù)權(quán)利要求1所述的現(xiàn)場(chǎng)可編程門陣列，還包括：

探測(cè)信號(hào)轉(zhuǎn)換單元，當(dāng)所述探測(cè)信號(hào)與所述高速串行收發(fā)機(jī)不匹配時(shí)，將所述探測(cè)信號(hào)轉(zhuǎn)換為與所述高速串行收發(fā)機(jī)匹配的信號(hào)。

3.根據(jù)權(quán)利要求1或2所述的現(xiàn)場(chǎng)可編程門陣列，其中，所述高速串行收發(fā)機(jī)還接收激勵(lì)信號(hào)，所述FPGA還包括：

激勵(lì)信號(hào)選擇單元，用于選擇所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào)或者其它信號(hào)源的信號(hào)，施加到所述待測(cè)邏輯單元。

4.根據(jù)權(quán)利要求3所述的現(xiàn)場(chǎng)可編程門陣列，還包括：

激勵(lì)信號(hào)轉(zhuǎn)換單元，當(dāng)所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào)與所述激勵(lì)信號(hào)選擇單元不匹配時(shí)，將所述激勵(lì)信號(hào)轉(zhuǎn)換為與所述激勵(lì)信號(hào)選擇單元匹配的信號(hào)。

5.根據(jù)權(quán)利要求2所述的現(xiàn)場(chǎng)可編程門陣列，其中，所述探測(cè)信號(hào)轉(zhuǎn)換單元轉(zhuǎn)換所述探測(cè)信號(hào)的寬度和時(shí)鐘。

6.根據(jù)權(quán)利要求4所述的現(xiàn)場(chǎng)可編程門陣列，其中，所述激勵(lì)信號(hào)轉(zhuǎn)換單元轉(zhuǎn)換所述激勵(lì)信號(hào)的寬度和時(shí)鐘。

7.根據(jù)權(quán)利要求1-6中任何一項(xiàng)所述的現(xiàn)場(chǎng)可編程門陣列，其中，所述高速串行收發(fā)機(jī)將高速串行的信號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械男盘?hào)。

8.一種用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系統(tǒng)，包括：

根據(jù)權(quán)利要求1-7中任何一項(xiàng)所述的FPGA；以及

分析裝置，用于接收所述高速串行收發(fā)機(jī)發(fā)出的信號(hào)并進(jìn)行分析。

9.根據(jù)權(quán)利要求8所述的用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的系統(tǒng)，其中，所述分析裝置還向所述高速串行收發(fā)機(jī)發(fā)送激勵(lì)信號(hào)。

10.一種用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的方法，所述現(xiàn)場(chǎng)可編程門陣列包括待測(cè)邏輯單元，所述方法包括以下步驟：

探測(cè)所述待測(cè)邏輯單元中的至少一個(gè)探測(cè)點(diǎn)處的探測(cè)信號(hào)；

將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)，發(fā)送給外部的分析裝置；以及

對(duì)所述信號(hào)進(jìn)行分析。

11.根據(jù)權(quán)利要求10所述的用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的方法，還包括以下步驟：

將激勵(lì)信號(hào)以高速串行信號(hào)的方式輸入所述現(xiàn)場(chǎng)可編程門陣列；

將所述高速串行的激勵(lì)信號(hào)轉(zhuǎn)變?yōu)榈退俨⑿械募?lì)信號(hào)；以及

將所述激勵(lì)信號(hào)施加到所述待測(cè)邏輯單元。

12.根據(jù)權(quán)利要求10或11所述的用于調(diào)試現(xiàn)場(chǎng)可編程門陣列的方法，其中，所述對(duì)所述信號(hào)進(jìn)行分析的步驟包括根據(jù)所述信號(hào)和所述激勵(lì)信號(hào)分析所述待測(cè)邏輯單元的邏輯是否正確。

13.一種FPGA配置數(shù)據(jù)產(chǎn)品，當(dāng)被裝載到FPGA中時(shí)可以使該FPGA具有以下功能模塊：

探測(cè)信號(hào)選擇單元，用于從所述FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè)點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及

高速串行收發(fā)機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā)送到外部。

14.一種配置FPGA的方法，包括將配置數(shù)據(jù)裝載到FPGA中，以使該FPGA具有以下功能模塊：

探測(cè)信號(hào)選擇單元，用于從所述FPGA的待測(cè)邏輯單元中的多個(gè)探測(cè)點(diǎn)中選擇至少一個(gè)探測(cè)點(diǎn)，并獲取所述探測(cè)點(diǎn)處的探測(cè)信號(hào)；以及

高速串行收發(fā)機(jī)，用于將所述探測(cè)信號(hào)轉(zhuǎn)變?yōu)楦咚俅械男盘?hào)并且發(fā)送到外部。

15.根據(jù)權(quán)利要求14所述的方法，其中，所述高速串行收發(fā)機(jī)還接收激勵(lì)信號(hào)，所述方法進(jìn)一步包括將配置數(shù)據(jù)裝載到FPGA中以使所述FPGA具有以下功能模塊：

激勵(lì)信號(hào)選擇單元，用于選擇所述高速串行收發(fā)機(jī)接收到的激勵(lì)信號(hào)或者其它信號(hào)源的信號(hào)，施加到所述待測(cè)邏輯單元。