[發明專利]無等離子損傷的不著陸介層窗制程有效
| 申請號: | 200610145657.2 | 申請日: | 2006-11-23 |
| 公開(公告)號: | CN101090090A | 公開(公告)日: | 2007-12-19 |
| 發明(設計)人: | 駱統;楊令武;陳光釗 | 申請(專利權)人: | 旺宏電子股份有限公司 |
| 主分類號: | H01L21/768 | 分類號: | H01L21/768;H01L23/532 |
| 代理公司: | 中科專利商標代理有限責任公司 | 代理人: | 湯保平 |
| 地址: | 臺灣省新竹*** | 國省代碼: | 中國臺灣;71 |
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| 摘要: | |||
| 搜索關鍵詞: | 等離子 損傷 著陸 介層窗制程 | ||
技術領域
本發明是有關于一種半導體元件和制造方法,且特別是有關于一種半導體元件,其包含金屬配線層(metal?wiring?layer)、在配線層上包含氧和硅的第一氧化層、用以改進可靠性(reliability)而不會對半導體造成等離子損傷(plasma?damage)的金屬間介電(inter-metal?dielectric,IMD)層,和位于第一氧化層上的第二氧化層,且本發明還是一種有關前述半導體元件的制造方法。
背景技術
高密度集成電路(integrated?circuits,IC)由形成于半導體基底中和形成于半導體基底上的元件(例如場效應晶體管(filed-effecttransistors,FETs)和雙極性元件)構成,且包含多層內連結構,內連結構用于形成與各種元件的連接并形成各種元件之間的連接。另外,許多高密度集成電路包含緊密間隔的元件陣列,元件陣列由形成于基底和元件上的平行配線線路的一個或一個以上陣列進行存取,并連接到這些陣列。
為實現多個配線層之間的連接,垂直內聯線(例如“介層窗”或“插塞”)形成于第一層配線線路的頂部與第二層配線線路的底部之間,并由金屬間介電層而分離。圖1到3中說明已知的不著陸介層窗(unlanded?via)的形成。
圖1表示半導體基底100,其上形成有圖案化的第一層金屬配線層110。為簡潔起見,未描繪半導體基底100與圖案化第一層金屬配線層110之間的主動元件的元件區域。通常,如Ti/TiN阻障層(barrier?layer)120的阻障層會形成在于圖案化的第一層金屬配線層110上。在第一層配線線路形成之后,提供金屬間介電(IMD)層130,例如高密度等離子(high-density?plasma,HDP)氧化層。這些金屬間介電層包含在配線線路給定層的內金屬圖案之間的HDP氧化沉積期間形成的不良的空隙區域140。隨后使用等離子增強化學氣相沉積(plasma-enhanced?chemicalvapor?deposition,PECVD)制程以在IMD層130上沉積氧化層150。在對PECVD氧化層150進行化學機械研磨(chemical?mechanical?polishing,CMP)(以減少表形變化(topographical?variation)160)之后,形成覆蓋氧化層(capped?oxide?layer)200,如圖2所示。
如圖3所示,為修補化學機械研磨后所產生的缺陷,會先在覆蓋氧化層200上形成一層修補層201,其通常為LPTEOS或者PECVD氧化層。接著,穿過IMD層130形成一個介層窗蝕刻開口300,以形成一介層窗,從而暴露第一層配線線路末端的一部分。然后,提供金屬(未圖標)以填充介層窗,且隨后于介層窗內的金屬插塞上形成配線線路(未圖標)以完成連接。在已知的介層窗形成制程中,難以避免由過度蝕刻(overetching)介層窗槽所導致的對底層主動元件區域和/或基底區域的損傷。在HDP氧化沉積期間形成的空隙區域140的存在也使已知介層窗形成制程中的問題加劇。
這是因為通常將介層窗蝕刻制程設計為包含充足水平(sufficientlevel)的過度蝕刻,以確保在介層窗蝕刻制程中暴露第一層配線線路的表面。依靠光學或其它終點(endpoint)探測技術來確定介層窗蝕刻制程的終點通常是不切實際的。因此,可能難以用滿意的可靠性來探測蝕刻終點。出于必要性,介層窗蝕刻常為固定時間的操作,其由設計而合并了預定水平的過度蝕刻,從而可能對底層的主動元件區域和/或基底區域引起損傷。空隙140的存在則提供一個蝕刻到配線層110水平以下并進入基底100中的不良快捷方式。而且,常在UV等離子中執行介層窗蝕刻,使底層氧化膜(例如柵極氧化膜)因UV等離子而退化。由圖3中的區域310表示示范性的對基底的介層窗蝕刻損傷。
除了過度蝕刻損傷問題之外,當使配線線路具有接近于或處于在處理期間使用的特定平版印刷設備(lithography?equipment)的分辨率極限(resolution?limit)的寬度時,將很可能形成不著陸介層窗。不著陸介層窗為垂直內連結構,其延伸越過即將形成所需連接的金屬配線線路或其它導體的邊緣。因為形成的介層窗具有約等于其所接觸的配線線路的寬度,所以不著陸介層窗在已知半導體IC制程中通常是不可避免的。介層窗的任何對準錯誤都可能引起介層窗的一部分位于超過配線線路的邊緣處,且因此使介層窗不著陸。圖3中的介層窗蝕刻開口300說明不著陸介層窗的樣子。
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