[發明專利]使用分時結構的積分三角電路及其相關方法

無效

• 申請號: 200610127485.6
• 申請日: 2006-09-15
• 公開（公告）號: CN101145786A
• 公開（公告）日: 2008-03-19
• 發明（設計）人: 簡弘倫;高得畬
• 申請（專利權）人: 普誠科技股份有限公司
• 主分類號: H03M3/02
• 分類號: H03M3/02;H03M1/08;G06F17/10
• 代理公司: 北京市柳沈律師事務所
• 代理人: 王志森;黃小臨

技術領域

本發明提供一種積分三角電路(Sigma-Delta?Circuit)及其方法，尤其指一種使用分時結構的積分三角電路及其方法。

背景技術

目前的音頻處理，多使用CPU(中央處理器，Central?Processing?Unit)或者DSP(數字信號處理器，Digital?Signal?Processor)等通用型處理器來實現，另一種方法，則是于FPGA(場式可編程邏輯門陣列，FieldProgrammable?Gate?Array)上實現，由于積分三角調制器的操作頻率范圍低，可以很容易于FPGA上實現。積分三角調制器(Sigma-Delta?Modulator)已被廣泛地運用在模數轉換器(A/D?Converter)以及數模轉換器(D/AConverter)上，主要因為積分三角調制器具有噪聲整形(Noise?Shaping)的能力，能夠抑制信號頻寬內的量化噪聲，進而提高信號噪聲比(Signal?ToNoise?Ratio)。因此，在高解析度(Resolution)、中低速的應用電路中，積分三角調制器普遍受到歡迎。

請參考圖1。圖1為先前技術的一階積分三角調制器10的示意圖。一階積分三角調制器10包含一加法器12、一積分器13、一量化器(Quantizer)14、一數模轉換器16以及一濾波器18。積分三角的原理在于先粗略估測信號以算出誤差，然后經過積分后，再進一步補償誤差。如圖1所示，一輸入信號In1與數模轉換器16的反饋信號S_FB進入加法器12相減，得到一誤差信號Se，誤差信號Se再經過積分器13的積分，隨后經由量化器14加以量化，由于量化誤差會導致噪聲亦被量化，最后再經過濾波器18將噪聲濾除，以輸出一輸出信號Out1。

請參考圖2。圖2為先前技術的二階積分三角調制器20的示意圖。二階積分三角調制器20包含一加法器12、一積分器13、一第二加法器22、一第二積分器23、一量化器14、一數模轉換器16以及一濾波器18。積分三角調制器的階數(Order)取決于反饋循環的個數。如圖2所示，一輸入信號In1與數模轉換器16的反饋信號S_FB進入加法器12相減，得到一誤差信號Se，誤差信號Se再經過積分器13的積分以得到一積分信號Si。積分信號Si再與數模轉換器16的反饋信號S_FB進入第二加法器22相減，隨后經過第二積分器23的積分，再經由量化器14加以量化，由于量化誤差會導致噪聲一并被量化，最后再經過濾波器18將噪聲濾除，以輸出一輸出信號Out1。因此，二階積分三角調制器20共做了兩次的積分三角運算。

以此類推，隨著積分三角運算的階數增加，積分三角調制器的電路也越來越復雜。請參考圖3，圖3為先前技術的五階積分三角調制器30的示意圖。如圖3所示，五階積分三角運算是由一第一積分三角處理單元PE1、一第二積分三角處理單元PE2、一第三積分三角處理單元PE3、一第四積分三角處理單元PE4以及一第五積分三角處理單元PE5來執行。每一階的積分三角處理單元至少包含一乘法器、一加法器及一積分器。舉例來說，第二積分三角處理單元PE2包含乘法器a(2)、b(2)、g(1)、c(2)、積分器332、以及加法器321、322。在圖3中，一輸入信號In1經過第一積分三角處理單元PE1進行第一階的積分三角運算后，再依序經過第二階、第三階、第四階及第五階的積分三角運算。完成五階的積分三角運算后，經由量化器34加以量化，再經由延遲器37延遲一單位時鐘脈沖，最后輸出一輸出信號Out1。通過五階積分三角調制器30，可得出輸入信號In1的五階積分三角運算。然而，五階積分三角調制器30至少需八個加法器、十八個乘法器及五個積分器，這些元件相當浪費硬件面積。

由于音頻處理僅為KHz級頻率的處理，若直接實現會太過于浪費硬件成本。因此目前的設計多使用CPU或者DSP等通用型處理器來實現，其硬件成本太高，且會造成操作頻率上升，因此很難在FPGA上實現。由于先前技術中，多階的積分三角電路需使用很多加法器、乘法器及積分器，若使用于更多階的積分三角運算，則需花費更多的加法器、乘法器及積分器，這些元件不僅增加制作成本也相對應增加了硬件面積。

發明內容