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[發明專利]基于相位切換的無毛刺CMOS射頻分頻器有效

專利信息
申請號: 200610119556.8 申請日: 2006-12-13
公開(公告)號: CN101202544A 公開(公告)日: 2008-06-18
發明(設計)人: 雷宇;朱紅衛;唐成偉;陳美娜 申請(專利權)人: 上海華虹NEC電子有限公司
主分類號: H03K23/52 分類號: H03K23/52;H03K21/10;H03L7/085;H03L7/193
代理公司: 上海浦一知識產權代理有限公司 代理人: 顧繼光
地址: 201206上*** 國省代碼: 上海;31
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摘要:
搜索關鍵詞: 基于 相位 切換 毛刺 cmos 射頻 分頻器
【說明書】:

技術領域

發明涉及一種CMOS射頻分頻器,尤其涉及一種基于相位切換的無毛刺CMOS射頻分頻器。

背景技術

射頻分頻器是相位鎖存邏輯(PLL)電路的重要組成部分。壓控振蕩器(VCO)產生的射頻信號一般要通過專門設計的射頻分頻器之后才能夠為后續的簡單CMOS分頻器處理。在分離器件設計中射頻分頻器通常采用雙極型半導體實現。

由于成本優勢以及能夠廉價地實現大規模的數字電路,CMOS工藝取得了廣泛地應用,然而即使在深亞微米CMOS工藝中,一般的基于基本觸發器的CMOS分頻器仍然只能處理數百兆赫茲的信號,因此提出一種高性能的基于電流模式操作的CMOS射頻分頻器具有非常重要的意義。

現有技術中常用的CMOS射頻分頻器是基于基本觸發器的分頻器在電流操作模式下的簡單對稱。即將基本觸發器用電流模式電路實現,以獲得較高的工作速度。在實現雙模操作時比較復雜,在信號回路中需要插入2級邏輯門,插入邏輯門所導致的延遲限制了所能達到的最高速度。而且通過這種方法實現的CMOS射頻分頻器毛刺較大。

發明內容

本發明要解決的技術問題是提供一種基于相位切換的無毛刺CMOS射頻分頻器,可實現4/5倍分頻比的雙模輸出,并從根本上消除相位切換時產生毛刺信號的可能,而且在實現雙模輸出時可避免邏輯門的使用,提升射頻分頻器的工作速度。

為解決上述技術問題,本發明提供了一種基于相位切換的無毛刺CMOS射頻分頻器,包括四相預分頻器、高速輸出選擇電路和邏輯控制電路,其中:

四相預分頻器,用于向所述高速輸出選擇電路提供四個相位依次相差90度的基準信號Ph1、Ph2、Ph3和Ph4,所述基準信號Ph1、Ph2、Ph3和Ph4的周期為其輸入信號周期的四倍;

高速輸出選擇電路,其輸出端口處包括一個“邏輯或”操作,用于根據所述邏輯控制電路的使能信號PH1_EN、PH2_EN、PH3_EN和PH4_EN,使其輸出信號OUT和OUT按Ph1->Ph2->Ph3->Ph4->Ph1的順序進行切換;

邏輯控制電路,用于輸出使能信號PH1_EN、PH2_EN、PH3_EN和PH4_EN,所述使能信號根據所述高速輸出選擇電路的輸出信號OUT和OUT進行切換,當需實現5倍分頻比時其切換邏輯為:最初PH1_EN和PH2_EN都輸出高電平,當OUT的第一個下降沿到來的時候使PH1_EN變為低電平,當OUT第一個上升沿到來的時候令PH3_EN變為高電平;當OUT第二個下降沿到來的時候PH2_EN變為低電平,OUT第二個上升沿到來的時候令PH4_EN變為高電平;當OUT第三個下降沿到來的時候PH3_EN變為低電平,OUT第三個上升沿到來的時候令PH_EN1變為高電平;當OUT第四個下降沿到來的時候PH4_EN變為低電平,OUT第四個上升沿到來的時候令PH2_EN變為高電平,然后按照上述規律進行切換,直到結束。

本發明采用了上述技術方案,具有如下有益效果,即通過使用四相預分頻器輸出四個相位依次相差90度的基準信號,并在所述高速輸出選擇電路中引入“邏輯或”操作,并使所述邏輯控制電路根據在前輸出信號輸出控制使能信號的方式,實現了4/5分頻比的雙模輸出,而且從根本上消除相位切換時產生毛刺信號;并且在實現分頻的同時避免了邏輯門的使用,從而提升了射頻分頻器的工作速度;而且本發明所述的無毛刺CMOS射頻分頻器還可作為CMOS多模射頻分頻器的首級實現,通過再加入至少兩級分頻器的方式來實現多模輸出。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明:

圖1是本發明所述CMOS多模分頻器的結構框圖;

圖2是本發明所述四相預分頻器的輸出信號的時序圖;

圖3是本發明所述高速輸出選擇電路的一個示例性的結構圖;

圖4是使用本發明所述CMOS多模分頻器輸出5倍分頻比時的時序圖。

具體實施方式

如圖1所示為本發明所述無毛刺CMOS射頻分頻器的結構框圖,主要包括四相預分頻器、高速輸出選擇電路和邏輯控制電路。

其中,四相預分頻器基于兩個相位相反的輸入信號IN和IN,以向高速輸出選擇電路提供四個相位依次相差90度的基準信號Ph1、Ph2、Ph3和Ph4,其相位時序圖可如圖2所示;這些基準信號的周期為輸入信號周期的四倍,因此90度的相位差即恰好為輸入信號的一個周期。在一個實施例中,可以通過將兩個CML二分頻器級聯方式來實現該四相預分頻器。

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