[發明專利]柵極側墻的制造方法

有效

• 申請號: 200610119167.5
• 申請日: 2006-12-05
• 公開（公告）號: CN101197275A
• 公開（公告）日: 2008-06-11
• 發明（設計）人: 杜珊珊;張海洋
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311;H01L21/66;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 逯長明

技術領域

本發明涉及半導體制造技術領域，特別涉及一種半導體器件中柵極側墻(Spacer)的制造方法。

背景技術

金屬氧化物半導體晶體管包括柵極，和位于所述柵極兩側襯底中的源極、漏極，柵極下方的導電溝道，在所述導電溝道和柵極之間的柵氧化層。在柵極側壁形成有環繞柵極的側墻，所述側墻一方面可保護柵極，另一方面防止大劑量的源極和漏極注入過于接近導電溝道以至于可能發生源漏之間導通。特別是隨著半導體制造技術向更高的技術節點的發展，柵極的尺寸越來越小，柵極下面的襯底中的導電溝道越來越短，能夠減小源漏漏電流的側墻顯得尤為重要，這也對側墻的制造工藝提出了更高的要求。側墻的制造工藝一般分為兩步，首先在形成有柵極的整個襯底上沉積一介質層，如氧化硅、氮化硅，然后通過回刻(etch?back)去除位于源漏極和柵極上方的介質層，而只在柵極側壁形成一環繞保護層。在側墻的制造工藝中，如何控制刻蝕的工藝參數形成輪廓和線寬都滿足要求的側墻保護層是工藝人員不得不面臨的問題。專利號為US?6977184B1的美國專利公開了一種柵極側墻的刻蝕工藝。圖1為所述專利公開的柵極側墻刻蝕工藝的流程圖。

步驟一，如圖1所示，首先，提供一具有柵極的半導體基底，在所述半導體基底上覆蓋有氮化硅層(S100)。如圖2所示的剖面示意圖，在半導體基底102上形成有氧化層104，在所述氧化層104上形成有柵極106，在所述具有柵極106的半導體基底102上覆蓋有氮化硅層108，所述氮化硅層108的厚度為400至1200A。

步驟二，如圖1所示，用第一刻蝕劑對所述氮化硅層執行第一步刻蝕，所述第一步刻蝕移除部分氮化硅層，且保留一薄層氮化硅層，通過光學干涉儀的終點監測獲得所述保留的薄層氮化硅層的厚度(S110)。如圖3所示的剖面示意圖，通過第一步刻蝕使得氮化硅層108的的厚度減小d1，保留的氮化硅層為108’，通過光學干涉儀可測得所述氮化硅層108’的厚度為d2。

步驟三，如圖1所示，停止執行第一步刻蝕(S120)。

步驟四，如圖1所示，用第二刻蝕劑對所述保留的氮化硅層108’執行第二步刻蝕(S130)，所述第二步刻蝕根據第一步刻蝕終結時測得的氮化硅層108’的厚度d2決定刻蝕時間。

步驟五，如圖1所示，停止執行第二步刻蝕，形成如圖4所示的側墻108a。

上述用于制造側墻的刻蝕工藝首先沉積一較厚的氮化硅層，然后通過第一步刻蝕去除部分氮化硅層，并用光學方法監測剩余的厚度，接著執行第二步刻蝕從而形成側墻。當半導體制造工藝發展到90甚至是65nm技術節點時，上述現有的刻蝕工藝已無法用于小線寬柵極側墻的制造，由于在柵極上沉積的用于制造側墻的材料的厚度僅為100致200A，在刻蝕中刻蝕的速率也很快，刻蝕終點主要依靠時間而非現有的光學監測來控制，從而使得刻蝕后形成的側墻的厚度和輪廓對刻蝕前沉積的側墻材料層的厚度較為敏感。現有的刻蝕方法中通過控片(control?wafer)監控刻蝕前沉積的側墻材料層的厚度，來確定刻蝕時間，該方法在兩次控片監測之間以某一固定的時間對側墻材料層進行刻蝕，導致現有的刻蝕工藝對側墻材料層的厚度變化無法采取相應的措施，使得刻蝕后不同晶片之間側墻線寬和輪廓的一致性不好，甚至造成形成的器件的漏電流產生，影響器件的穩定性，導致良率降低。

發明內容

因此，本發明的目的在于提供一種柵極側墻的制造方法，以解決現有側墻制造方法中對側墻材料層的厚度變化無法采取相應的措施，使得不同晶片之間側墻線寬和輪廓的一致性不好的問題。

為達到上述目的，本發明提供的一種柵極側墻的制造方法，包括：提供一具有柵極的半導體基底，在所述半導體基底上沿所述柵極表面形成有介質層；測量所述柵極側壁的介質層的厚度，并計算所述厚度與側墻目標厚度的差值；根據所述差值和對所述介質層的刻蝕速率計算刻蝕時間T；對所述介質層進行T時間刻蝕。

所述介質層為氧化硅、氮化硅、碳化硅中的一種。

用光學關鍵尺寸測量方法測量所述柵極側壁的介質層的厚度。

該方法進一步包括：對所述介質層進行過刻蝕。

該方法進一步包括：停止對所述介質層刻蝕后，測量所述介質層在柵極側壁的剩余厚度；計算所述剩余厚度與側墻目標厚度的差值；根據所述差值調整刻蝕速率，并將調整后的刻蝕速率反饋至對下一晶片上介質層刻蝕時對刻蝕時間的計算步驟。