[發明專利]內埋式芯片封裝制程及具有內埋芯片的電路基板

有效

• 申請號: 200610112234.0
• 申請日: 2006-08-29
• 公開（公告）號: CN101136385A
• 公開（公告）日: 2008-03-05
• 發明（設計）人: 鄭振華
• 申請（專利權）人: 欣興電子股份有限公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H05K1/18
• 代理公司: 北京中原華和知識產權代理有限責任公司
• 代理人: 壽寧;張華輝

技術領域

本發明是有關于一種芯片封裝制程及其結構，且特別是有關于一種內埋式芯片封裝制程及具有內埋芯片的電路基板。

背景技術

近年來，隨著電子技術的日新月異，高科技電子產業的相繼問世，使得更人性化、功能更佳的電子產品不斷地推陳出新，并朝向輕、薄、短、小的趨勢設計。在這些電子產品內通常會配置一電路基板，此電路基板用以承載單個芯片或多個芯片，以作為電子產品的數據處理單元，然而芯片配置于電路基板上會造成承載面積增加，因而如何將芯片內藏于電路基板中，已成為當前的關鍵技術。

圖1為現有具有內埋芯片的電路基板的剖面圖，請參照圖1，此電路基板10包括一基板100、多個芯片110、一介電層120、一線路層130、抗氧化層140以及焊罩層150。其中，多個芯片110位于基板100上，而介電層120則形成于基板100上且覆蓋多個芯片110。此外，每一芯片110的焊墊112借由激光制作的導電孔122與線路層130相連接，且線路層130再與對應的導電插塞132連接，以形成一具有內埋芯片110的電路基板10。

由現有的電路基板10可知，芯片110采用配置在同一平面上的排列方式，若欲增加芯片110的數目時，則相對的基板100面積亦必需隨之增大。此外，以激光制作導電孔122易造成對準度的偏移而使良率降低。

發明內容

本發明的目的就是在提供一種內埋式芯片封裝制程，其借由覆晶接合技術，以提高芯片接合的良率。

本發明的再一目的是提供一種具有內埋組件的電路基板，其借由覆晶封裝以提高芯片接合的良率。

本發明提出一種內埋式芯片封裝制程，包括下列步驟：首先，提供一載板以及一金屬片，而金屬片配置于載板上；圖案化金屬片，以形成一第一線路層于載板上，第一線路層包括至少一接合墊；形成一焊料于接合墊上；配置一芯片于載板上，芯片具有至少一凸塊，而凸塊借由焊料與接合墊電性連接；覆蓋一介電材料于線路層上，且芯片內埋于該介電材料中；提供一層板以及一第二線路層，而第二線路層配置于層板上；以及進行一壓合步驟，使得層板上的第二線路層壓合于介電材料中。

依照本發明的實施例所述，上述的介電材料包括一膠片，而膠片由半固化樹脂材料膠化而成。此外，膠片對應于芯片具有一開口，而膠片覆蓋于線路層上時，芯片位于開口中。

依照本發明的實施例所述，上述的介電材料覆蓋于線路層之后，更包括加熱介電材料，使之固化。此外，介電材料固化之后，更包括移除載板及層板。另外，介電材料固化之后，更包括形成至少一貫孔在介電材料中，并填入一導電膠在貫孔中，而貫孔的兩端對應連接第一線路層與第二線路層。再者，第一線路層對應于貫孔的一端配置一第一接點，而第二線路層對應于貫孔的另一端配置一第二接點，且第一接點與第二接點借由導電膠相互導通。

依照本發明的實施例所述，上述的第二線路層包括一屏蔽層，其覆蓋于介電材料對應于芯片的表面上，以防止電磁波干擾。

依照本發明的實施例所述，上述的載板包括一金屬板或一絕緣板，而金屬片包括一背膠銅片。此外，層板包括一金屬板或一絕緣板，而第二線路層包括一圖案化背膠銅層。

本發明另提出一種具有內埋組件的電路基板，其包括一基板、一內埋組件以及一屏蔽層。基板包括一第一線路層、一介電層以及一第二線路層，第一線路層與第二線路層分別位于介電層的相對二表面中，且介電層中具有一導電貫孔，其導通于第一線路層與第二線路層。此外，內埋組件內埋于介電層中，并與第一線路層電性連接。另外，屏蔽層覆蓋于介電層對應于內埋組件的表面。

依照本發明的實施例所述，上述的第一線路層對應于導電貫孔的一端配置一第一接點，而第二線路層對應于導電貫孔的另一端配置一第二接點，且第一接點與第二接點借由導電貫孔相互導通。

依照本發明的實施例所述，上述的屏蔽層包括一銅層。此外，屏蔽層與第二線路層可一并形成。

依照本發明的實施例所述，上述的內埋組件包括芯片，芯片具有至少一凸塊，而第一線路層對應具有一接合墊，其與凸塊電性連接。此外，內埋組件包括電容、電阻或電感。

本發明因采用高良率的覆晶接合技術，先將芯片連接至載板上的第一線路層，再經由壓合層板于介電材料上，以使芯片內埋于介電材料中，進而取代現有的內埋芯片的激光成孔及線路制作。因此，本發明可提高芯片接合的良率。

為讓本發明的上述和其它目的、特征和優點能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下。

附圖說明

圖1為現有具有內埋芯片的電路基板的剖面圖。

圖2A～圖2G分別繪示本發明一實施例的內埋式芯片封裝制程的流程示意圖。