[發明專利]自動對準凹入式柵極金氧半導體晶體管元件的制作方法

有效

• 申請號: 200610084285.7
• 申請日: 2006-05-30
• 公開（公告）號: CN101083229A
• 公開（公告）日: 2007-12-05
• 發明（設計）人: 李友弼;林瑄智;何家銘
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L21/336;H01L21/28
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波;侯宇

技術領域

本發明有關于一種半導體元件的制作方法，特別是有關于一種溝槽式動態隨機存取存儲器(Dynamic?Random?Access?Memory，簡稱為DRAM)的凹入式柵極(recessed-gate)金氧半導體(Metal-Oxide-Semiconductor，簡稱為MOS)晶體管元件的制作方法。

背景技術

隨著元件設計的尺寸不斷縮小，晶體管柵極溝道長度(gate?channel?length)縮短所引發的短溝道效應(short?channel?effect)已成為半導體元件進一步提升集成度的障礙。過去已有人提出避免發生短溝道效應的方法，例如，減少柵極氧化層的厚度或是增加摻雜濃度等，然而，這些方法卻可能同時造成元件可靠度的下降或是數據傳送速度變慢等問題，并不適合實際應用在工藝上。

為解決這些問題，該領域現已發展出并逐漸采用一種所謂的凹入式柵極(recessed-gate)的MOS晶體管元件設計，藉以提升如動態隨機存取存儲器(DRAM)等集成電路的集成度。相較于傳統水平置放式MOS晶體管的源極、柵極與漏極，所謂的凹入式柵極MOS晶體管將柵極與漏極、源極制作于預先蝕刻在半導體基底中的溝槽中，并且將柵極溝道區域設置在該溝槽的底部，以形成凹入式溝道(recessed-channel)，籍此降低MOS晶體管的橫向面積，以提升半導體元件的集成度。

然而，前述制作凹入式柵極(recessed-gate)MOS晶體管的方法仍有諸多缺點，尤待進一步的改善與改進。舉例來說，凹入式柵極MOS晶體管的柵極溝槽利用微影工藝與干蝕刻工藝形成在半導體基底中，而微影工藝的偏差與形成溝槽的干蝕刻工藝并無法確保每個柵極溝槽的深淺都完全相同，因而可能造成每個晶體管的溝道的長短并不完全一致，產生晶體管元件其臨界電壓(threshold?voltage)的控制問題。

發明內容

因此，本發明的主要目的即在提供一種形成溝槽式動態隨機存取存儲器的凹入式柵極晶體管的方法，以解決前述習知技藝的問題。

根據本發明的優選實施例，本發明提供一種自動對準凹入式柵極MOS晶體管元件的制作方法，至少包含有以下的步驟：

提供半導體基底，其中該半導體基底具有主表面；

于該半導體基底的存儲器陣列區域中形成多個溝槽電容，其中各該多個溝槽電容上皆有溝槽上蓋層，凸出該主表面；

于該半導體基底上沉積氮化硅層，使其覆蓋該溝槽上蓋層的上表面以及側壁；

于該氮化硅層上沉積多晶硅側壁子層；

各向異性蝕刻該多晶硅側壁子層，以于該溝槽上蓋層的側壁上形成多晶硅側壁子；

氧化該多晶硅側壁子，形成硅氧側壁子；

利用該硅氧側壁子作為一蝕刻硬掩模，蝕刻該氮化硅層以及該半導體基底，自動對準形成柵極溝槽；

于該柵極溝槽的側壁以及底部上形成柵極介電層；以及

于該柵極介電層上形成柵極材料層，并使其填滿該柵極溝槽。

為了使本領域普通技術人員能更進一步了解本發明的特征及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附圖式僅供參考與輔助說明用，并非用來對本發明加以限制者。

附圖說明

圖1繪示了本發明優選實施例存儲器陣列區域中的溝槽電容布局的上視示意圖。

圖2至圖16繪示了本發明優選實施例凹入式柵極MOS晶體管元件的制作方法的剖面示意圖。

【主要元件符號說明】

10半導體基底?????????????11主表面

12溝槽電容結構???????????18溝槽上蓋層

24側壁電容介電層????????????????????26摻雜多晶硅層

34犧牲氧化層????????????????????????36氮化硅層

38多晶硅層??????????????????????????40斜角度離子注入工藝

42多晶硅側壁子??????????????????????44多晶硅側壁子

54硅氧側壁子????????????????????????60柵極溝槽

62氧化層????????????????????????????72柵極介電層

74多晶硅層??????????????????????????80凹陷區域

86硅氧蓋層??????????????????????????88硅氧側壁子

102存儲器陣列區域

具體實施方式