[發明專利]形成金屬氧化物半導體晶體管的方法

無效

• 申請號: 200610084227.4
• 申請日: 2006-05-29
• 公開（公告）號: CN101083212A
• 公開（公告）日: 2007-12-05
• 發明（設計）人: 陳能國;鄒世芳;蔡騰群;黃建中
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/8238
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波;侯宇

技術領域

本發明涉及一種形成半導體元件的方法，尤其涉及一種形成金屬氧化物半導體(MOS)的方法，以有效改善晶體管結漏電(junction?leakage)的問題。

背景技術

隨著半導體工藝進入深亞微米時代，因為提升NMOS和PMOS驅動電流將會大為改善晶體管元件的時間延遲功效(time-delay?performance)，因此65nm以下的工藝對于NMOS和PMOS的驅動電流(drive?current)提升的需求已經日趨重要。

舉例來說，傳統上有針對發展ILD低介電常數(low?k)材料來提升驅動電流的研究。而近年來，國內外已經開始研究淺溝槽隔離結構(STI)氧化層、多晶硅頂蓋(Poly-Cap)的氮化硅(SiN)壓縮或抗張結構(stressor)及接觸窗氮化硅中止層(SiN?contact?etching?stopper?layer，縮寫為SiN?CESL)的膜層應力(filmstress)對晶體管元件的驅動電流的影響。所得到的結果是，將STI氧化物、多晶硅頂蓋的氮化硅壓縮或抗張結構與接觸窗氮化硅中止層膜層應力沉積成壓縮或張應力(tensile?stress)。而且膜層越抗張力，則NMOS驅動電流增加地越多；相對地，膜層越壓縮，則PMOS驅動電流增加地越多。

另外對于降低晶體管元件的漏電流的需求也相當重要。近來國內外的一些專家趨向于思考如何修補晶體管的缺陷，以減少漏電路徑(leakage?path)。因此如何有效提升高張力或高壓縮接觸窗氮化硅中止層膜層的應力，同時降低晶體管電流結漏電已成為目前改善晶體管效能的要點之一。

發明內容

本發明的目的是提供一種形成金屬氧化物半導體晶體管的方法，以提升元件的驅動電流并改善晶體管的結漏電。

本發明的又一目的是提供一種形成金屬氧化物半導體晶體管的方法，以修補晶片表面的損傷，如此可大幅改善晶體管的結漏電，進而提升良率。

本發明提出一種形成金屬氧化物半導體晶體管的方法，包括先提供一個基底，再于基底上形成一個金屬氧化物半導體晶體管。之后，于基底上沉積一氮化硅接觸窗蝕刻中止層(contact?etching?stopper?layer，CESL)，以覆蓋上述金屬氧化物半導體晶體管。然后，對接觸窗蝕刻中止層進行一道紫外線固化程序(UV?curing)，同時對基底進行一道紅外線(infrared?radiation，IR)處理。

依照本發明的一個實施例所述的形成金屬氧化物半導體晶體管的方法，其中紅外線處理的功率密度是在0.7～14.1W/cm²之間；優選是在1.4～7.0W/cm²之間。

依照本發明的一個實施例所述的形成金屬氧化物半導體晶體管的方法，其中紫外線固化程序的溫度在攝氏150度至攝氏700度之間、時間在10秒至60分鐘之間、UV光波長包含100nm～400nm波長區間。

依照本發明的一個實施例所述的形成金屬氧化物半導體晶體管的方法，其中于基底上形成金屬氧化物半導體晶體管的步驟后，還可包括進行自行對準金屬硅化工藝(self-aligned?metal?silicidation?process)的步驟，以于金屬氧化物半導體晶體管的柵極與源極、漏極表面形成一層自行對準金屬硅化層(metal?salicide?layer)。

依照本發明的一個實施例所述的形成金屬氧化物半導體晶體管的方法，其中于基底上沉積前述接觸窗蝕刻中止層的方法包括利用化學氣相沉積工藝于基底上沉積一層氮化硅層。而接觸窗蝕刻中止層可以是壓縮介電層(compressive?dielectric?film)或張力介電層(tensile?dielectric?film)。

本發明另提出一種形成金屬氧化物半導體晶體管的方法，包括提供一基底，再于基底上形成一個金屬氧化物半導體晶體管。接著，進行一道自行對準金屬硅化工藝，之后對基底進行一道紅外線(IR)處理，以修補前述基底中的損傷(damage)。

依照本發明的另一個實施例所述的形成金屬氧化物半導體晶體管的方法，其中紅外線處理的功率密度是在0.7～14.1W/cm²之間；優選是在1.4～7.0W/cm²之間。