[發明專利]互補金屬氧化物半導體器件的制造方法

有效

• 申請號: 200610028774.0
• 申請日: 2006-07-10
• 公開（公告）號: CN101106107A
• 公開（公告）日: 2008-01-16
• 發明（設計）人: 楊勇勝;邢溯;肖德元
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 逯長明

技術領域

本發明涉及半導體制造技術領域，特別涉及一種互補金屬氧化物半導體器件的制造方法。

背景技術

互補金屬氧化物半導體器件由于其低電壓、低功耗、集成度高而被廣泛應用于計算機及通訊領域。專利申請號為200510069668.2的中國專利公開一種互補型金屬氧化物半導體器件及其制造方法。互補金屬氧化物半導體器件是在同一集成電路上集成N型金屬氧化物半導體晶體管(NMOS)和P型金屬氧化物半導體晶體管(PMOS)，由于NMOS及PMOS不同的工作方式，因而對其閾值電壓調整需要分別進行。圖1A～圖1F是現有技術中互補型金屬氧化物的制造方法。如圖1A所示，首先提供一P型帶有外延層100a的半導體襯底100，，并對所述襯底表面清洗。如圖1B所示，旋涂光致抗蝕劑102，并通過曝光顯影形成N阱圖案103，然后將襯底100置入離子注入設備，進行N型雜質磷摻雜。形成N阱104。除去光致抗蝕劑102。并進行退火處理以修復摻雜過程對晶格的破壞。如圖1C所示，再次旋涂光致抗蝕劑106并形成P阱圖案105，通過P型雜質注入形成P阱108，除去光致抗蝕劑106并再次退火。接著如圖1D所示，在所述半導體襯底100表面形成一場氧化層110。如圖1E所示，在所述場氧化層上旋涂光致抗蝕劑107并定義出圖案109，將所述帶有圖案109的半導體襯底100放入到離子注入設備，對其進行P型摻雜，該摻雜步驟用來調節N阱種雜質濃度進而調節形成的PMOS閾值電壓。摻雜完成后移出所述半導體襯底100并去除光致抗蝕劑107。如圖1F所示，在所述半導體襯底上形成一氧化層111，該氧化層作為柵氧，也在后面的摻雜步驟中作為襯底的保護層，使摻雜離子對襯底的損傷減小。再次將半導體襯底送入離子摻雜設備，同時對N阱和P阱進行P型摻雜。該摻雜同時改變NMOS和PMOS的閾值電壓。由于該互補金屬氧化物半導體器件PMOS工作在埋溝道模式，同時對PMOS和NMOS進行摻雜常常對PMOS閾值電壓調節不夠，因而需預先對所述P阱摻雜，然后再同時進行摻雜調節PMOS和NMOS的閾值電壓。隨后在所述半導體襯底100上形成淺溝槽隔離101和柵極112，然后進行金屬互連，如圖1G所示。

現有技術的互補型金屬氧化物晶體管制造在對閾值電壓的調整時，首先需要通過光刻定義出P阱區域對P阱進行預摻雜，再去除光致抗蝕，然后進行同時對N阱和P阱摻雜，增加了額外的光刻步驟，且半導體體襯底需要兩次進入離子注入設備，增加了工藝的復雜性，且延長了產品生產周期并增加了費用。

發明內容

本發明提供一種互補金屬氧化物半導體器件的制造方法，該方法能夠簡化閾值電壓的調節工藝。

本發明提供的一種互補金屬氧化物半導體器件的制造方法，包括：

提供一半導體襯底；

在所述半導體襯底中形成N阱和P阱；

在所述半導體襯底上形成氧化層；

對所述N阱和P阱進行第一階段摻雜；

對所述N阱和P阱進行第二階段摻雜；

在所述N阱和P阱區域形成柵極、源極和漏極。

所述第一階段摻雜能量為5?5KeV～75KeV。

所述第一階段摻雜能量為90KeV～110KeV。

所述第二階段摻雜能量為55KeV～75KeV。

所述第二階段摻雜能量為90KeV～110KeV。

所述摻雜物質為硼。

所述半導體襯底為P型或N型襯底。

所述半導體襯底上有外延層。

所述N阱和P阱的形成步驟為：

在所述半導體襯底上旋涂第一光致抗蝕劑并曝光顯影形成N阱圖案；

對所述具有N阱圖案的襯底進行N型摻雜；

去除所述第一光致抗蝕劑；

對所述半導體襯底退火；

在所述半導體襯底上旋涂第二光致抗蝕劑并形成P阱圖案；

對所述具有P阱圖案的襯底進行P型摻雜；

去除所述第二光致抗蝕劑；

對所述半導體襯底進行退火。

該方法進一步包括：在所述柵極、源極和漏極上形成互連層。

相應的，本發明還一種互補金屬氧化物半導體器件的制造方法，包括：

提供一半導體襯底；

在所述半導體襯底中形成P阱；

在所述半導體襯底上形成氧化層；

對所述半導體襯底進行第一階段摻雜；

對所述半導體襯底進行第二階段摻雜；

在所述P阱區域和P阱區外半導體襯底上分別形成柵極、源極和漏極。