[發明專利]半導體器件

無效

• 申請號: 200580052066.4
• 申請日: 2005-11-28
• 公開（公告）號: CN101310442A
• 公開（公告）日: 2008-11-19
• 發明（設計）人: 佐藤正幸
• 申請（專利權）人: 太陽誘電株式會社
• 主分類號: H03K19/173
• 分類號: H03K19/173;G11C29/00;H01L21/82
• 代理公司: 北京市金杜律師事務所
• 代理人: 王茂華

技術領域

本發明涉及可以使存儲器作為邏輯電路進行工作的半導體器件。

背景技術

以往，LSI(Large?Scale?Integration)等半導體器件經功能設計、邏輯電路設計、晶片制造、組裝等多個工序進行制造。而且，雖然其制造步驟適于相同產品的大量生產，但對于多種產品的每次少量生產，由于成本較高，因此并不適合。

因此，作為適于多種半導體器件的少量生產的技術，開發了FPGA(Field?Programmable?Gate?Array)等制造技術。所謂FPGA是能在制造后對邏輯電路進行編程的LSI等半導體器件。

但是，FPGA由邏輯電路、布線、開關等多種部件構成，因此存在需要半導體工藝上的布線層數的多層布線結構、高度的制造技術這樣的問題。

為解決該問題，在專利文獻1中公開有涉及如下的半導體器件的技術，即該半導體器件在SRAM(Static?Random?Access?Memory)等存儲器中寫入真值表數據，以地址為輸入，以輸出為輸出，由此作為邏輯器件進行工作。

專利文獻1：日本特開2003-224468號公報

發明內容

但是，在專利文獻1的半導體器件中，匯集了多個存儲預定量的數據的存儲單元的存儲單元塊排列呈陣列狀，來自一個存儲單元塊的數據只被輸出到相鄰的4個存儲單元塊中的2個(例如，上下左右之中的右和下)，因此難以使其作為使數據返回(返回至源存儲單元塊)的邏輯電路進行工作。另外，也無法考慮存儲單元塊的規模(輸入數量和輸出數量)的合理化。

因此，本發明是鑒于上述問題而完成的發明，是作為邏輯電路進行工作的存儲器，目的在于提供能容易地進行數據返回、使存儲單元塊的規模合理化的半導體器件。

為解決上述問題，本發明的半導體器件具有多個存儲單元塊，該存儲單元塊具有多個存儲預定量的數據的存儲單元。并且，各上述存儲單元塊在其存儲單元中存儲用于對預定的地址輸出所期望的邏輯值的真值表數據，作為邏輯電路進行工作。另外，上述存儲單元塊彼此連接為，來自1個存儲單元塊的3個以上的輸出被輸入至3個以上的其他存儲單元塊。

采用本發明的半導體器件，在作為邏輯電路進行工作的存儲器中，能夠容易進行數據的返回，使存儲單元塊的規模合理化。

附圖說明

圖1是表示半導體器件和信息處理裝置的結構的圖。

圖2是作為構成圖1的半導體器件110的存儲元件的存儲單元的結構圖。

圖3是存儲單元塊的結構圖。

圖4是表示半導體器件110中的讀出端口的連接狀況的圖。

圖5是半導體器件110的內部結構圖。

圖6是3位加法器的結構例。

圖7(a)是存儲單元塊300的簡略圖，(b)是在存儲單元塊300d、300e和300f中存儲的真值表。

圖8(a)是存儲單元塊300的簡略圖，(b)是在存儲單元塊300g、300j、300k和300l中存儲的真值表。

圖9(a)是存儲單元塊300的簡略圖，(b)是在存儲單元塊300h和300i中存儲的真值表。

圖10是表示半導體器件110a中的讀出端口的連接狀況的圖。

圖11是半導體器件110a的內部結構圖。

圖12是表示在半導體器件上裝載用于使之作為邏輯電路進行工作的位數據時的處理流程的流程圖。

符號說明

100????????????信息處理裝置

110????????????半導體器件

200????????????存儲單元

201、202???????讀出字線

211????????????寫入字線

221、222???????讀出數據線

231、232???????寫入數據線

300????????????存儲單元塊

301????????????選擇線

311、312???????讀出地址譯碼器

401????????????寫入/讀出電路

600、700、800??真值表

具體實施方式

以下，參照附圖說明本發明實施方式的半導體器件。