[發(fā)明專利]半導(dǎo)體器件

無效

• 申請?zhí)枺?/td>: 200580052066.4
• 申請日: 2005-11-28
• 公開（公告）號: CN101310442A
• 公開（公告）日: 2008-11-19
• 發(fā)明（設(shè)計）人: 佐藤正幸
• 申請（專利權(quán)）人: 太陽誘電株式會社
• 主分類號: H03K19/173
• 分類號: H03K19/173;G11C29/00;H01L21/82
• 代理公司: 北京市金杜律師事務(wù)所
• 代理人: 王茂華

1.一種半導(dǎo)體器件，具有多個存儲單元塊，該存儲單元塊具有多個用于存儲預(yù)定量的數(shù)據(jù)的存儲單元，

該半導(dǎo)體器件的特征在于：

各上述存儲單元塊被構(gòu)成為：在其存儲單元中存儲用于向預(yù)定的輸入地址輸出所期望的邏輯值的真值表數(shù)據(jù)，并作為邏輯電路而進(jìn)行工作，

上述存儲單元塊的輸入數(shù)量和輸出數(shù)量在3個以上，

上述存儲單元塊彼此連接為：使來自1個存儲單元塊的3個以上的輸出被輸入至3個以上的其他存儲單元塊。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于：

上述存儲單元塊的輸入數(shù)量和輸出數(shù)量為4個，

上述存儲單元塊彼此連接為：使來自1個存儲單元塊的4個輸出被輸入至4個其他存儲單元塊。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于：

多個上述存儲單元塊分別呈同樣大小的長方形形狀，通過至少使一部分從陣列狀的配置中錯開而配置來進(jìn)行上述存儲單元塊彼此之間的連接。

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于：

多個上述存儲單元塊被配置為陣列狀，利用布線來進(jìn)行上述存儲單元塊彼此之間的連接。

5根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于：

上述存儲單元塊在其內(nèi)部還具有2個讀出地址譯碼器，

上述存儲單元與上述2個讀出地址譯碼器對應(yīng)地具有2條讀出字線，當(dāng)被施加該2條讀出字線的兩方的電壓時，從讀出數(shù)據(jù)線讀出此時所保持的數(shù)據(jù)。

6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還包括：

寫入地址譯碼器，該寫入地址譯碼器與多個上述存儲單元塊連接，用于指定關(guān)于多個存儲單元塊及其內(nèi)部的上述存儲單元的x地址；以及

寫入/讀出電路，該寫入/讀出電路與多個上述存儲單元塊連接，用于指定關(guān)于多個存儲單元塊及其內(nèi)部的上述存儲單元的y地址，并向上述存儲單元寫入數(shù)據(jù)，

上述存儲單元在被上述寫入地址譯碼器和上述寫入/讀出電路指定的情況下，由上述寫入/讀出電路寫入數(shù)據(jù)。

7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于：

上述存儲單元塊的存儲單元在沒有存儲上述真值表時，作為通常的存儲器件進(jìn)行工作。

8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征在于：

上述存儲單元塊的進(jìn)行工作的上述存儲單元的區(qū)域被分為兩部分，

當(dāng)上述讀出地址譯碼器中的特定的地址選擇線被切換時，上述存儲單元塊的上述進(jìn)行工作的存儲單元的區(qū)域被切換，被瞬時切換為作為兩種邏輯電路的工作、或者、作為邏輯電路的工作和作為通常的存儲器件的工作、的任意一種。

9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于：

當(dāng)多個上述存儲單元塊中的一部分上述存儲單元塊的存儲單元存儲的真值表數(shù)據(jù)被重寫時，根據(jù)其重寫后的真值表數(shù)據(jù)來變更工作。

10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，用于構(gòu)成系統(tǒng)LSI，其特征在于：

可進(jìn)行自檢，并且可檢測上述系統(tǒng)LSI中的其他邏輯電路。

11.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于：

利用記述了工作的C語言程序進(jìn)行編譯。