[發明專利]半導體裝置及其制造方法

有效

• 申請號: 200580049871.1
• 申請日: 2005-05-23
• 公開（公告）號: CN101180723A
• 公開（公告）日: 2008-05-14
• 發明（設計）人: 堤智彥;江間泰示;兒嶼秀之;姊崎徹
• 申請（專利權）人: 富士通株式會社
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/822;H01L27/04;H01L27/06;H01L27/088
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 張龍哺

1.一種半導體裝置，其特征在于，具有：

第一MIS晶體管，其形成于半導體基板上，并具有第一柵極絕緣膜、形成于所述第一柵極絕緣膜上的第一柵電極、以及形成于所述半導體基板內的第一源極/漏極區域；

第二MIS晶體管，其形成于所述半導體基板上，并具有比所述第一柵極絕緣膜更厚的第二柵極絕緣膜、形成于所述第二柵極絕緣膜上的第二柵電極、形成于所述半導體基板內的第二源極/漏極區域、以及與所述第二源極/漏極區域連接并形成于所述半導體基板內的鎮流電阻；

硅化金屬阻止區絕緣膜，其隔著比所述第二柵極絕緣膜更薄的絕緣膜而形成于所述鎮流電阻上；

硅化物膜，其形成于所述第一源極/漏極區域上以及所述第二源極/漏極區域上。

2.如權利要求1所述的半導體裝置，其特征在于，所述絕緣膜的膜厚小于等于所述第一柵極絕緣膜的膜厚。

3.如權利要求1或2所述的半導體裝置，其特征在于，

所述第一源極/漏極區域具有與所述第一柵電極匹配而形成的第一雜質層，

所述第二源極/漏極區域具有與所述第二柵電極匹配而形成的第二雜質層，

所述鎮流電阻由第三雜質層和第四雜質層構成，其中，該第三雜質層與所述第一雜質層同時形成，該第四雜質層與所述第二雜質層同時形成。

4.如權利要求3所述的半導體裝置，其特征在于，

所述第一雜質層為所述第一源極/漏極區域的LDD區域或者延伸區域；

所述第二雜質層為所述第二源極/漏極區域的LDD區域或者延伸區域。

5.如權利要求1～4中任一項所述的半導體裝置，其特征在于，

還具有形成于所述第一柵電極的側壁部分的側壁絕緣膜，

所述絕緣膜的膜厚與所述側壁隔離層下的所述第一柵極絕緣膜的膜厚相同。

6.一種半導體裝置的制造方法，在該半導體裝置的半導體基板的第一區域形成有第一MIS晶體管，而且在所述半導體基板的第二區域形成有具有鎮流電阻的第二MIS晶體管，其特征在于，包括：

形成第一絕緣膜的工序，對所述半導體基板進行熱氧化，從而在所述第一區域以及所述第二區域上形成第一絕緣膜；

去除第一絕緣膜的工序，去除所述第一區域以及所述第二區域的所述鎮流電阻形成區域的所述第一絕緣膜；

形成第一柵極絕緣膜及第二柵極絕緣膜的工序，對所述半導體基板進行熱氧化，從而在所述第一區域以及所述鎮流電阻形成區域形成第一柵極絕緣膜，在除了所述鎮流電阻形成區域以外的所述第二區域形成第二柵極絕緣膜，其中，所述第二柵極絕緣膜是對所述第一絕緣膜進行補充氧化而形成的；

形成第一柵電極及第二柵電極的工序，在所述第一柵極絕緣膜上形成第一柵電極，在所述第二柵極絕緣膜上形成第二柵電極；

形成第一雜質層的工序，將所述第一柵電極作為掩模而向所述第一區域以及所述鎮流電阻形成區域的所述半導體基板導入雜質，從而形成第一雜質層；

形成第二雜質層的工序，將所述第二柵電極作為掩模而向所述第二區域的所述半導體基板導入雜質，從而形成第二雜質層，而且

在所述鎮流電阻形成區域形成具有所述第一雜質層以及所述第二雜質層的所述鎮流電阻。

7.如權利要求6所述的半導體裝置的制造方法，其特征在于，在所述形成第二雜質層的工序之后，包括：

形成第二絕緣膜的工序；

形成掩膜的工序，在所述鎮流電阻形成區域的所述第二絕緣膜上形成保護膜；

形成側壁絕緣膜及硅化金屬阻止區絕緣膜的工序，將所述保護膜作為掩模而對所述第二絕緣膜進行蝕刻，從而在所述第一柵電極以及所述第二柵電極的側壁部分形成側壁絕緣膜，在所述鎮流電阻形成區域形成硅化金屬阻止區絕緣膜；

形成硅化物膜的工序，在沒有被所述側壁絕緣膜以及所述硅化金屬阻止區絕緣膜覆蓋的所述半導體基板上選擇性地形成硅化物膜。

8.如權利要求7所述的半導體裝置的制造方法，其特征在于，

在所述形成側壁絕緣膜及硅化金屬阻止區絕緣膜的工序之后，還包括如下工序：將所述第一柵電極、所述第二柵電極、所述側壁絕緣膜以及所述硅化金屬阻止區絕緣膜作為掩模而導入雜質，從而在所述第一區域的所述半導體基板內形成第三雜質層，在所述第二區域的所述半導體基板內形成第四雜質層。