[發(fā)明專利]半導(dǎo)體裝置及其制造方法

無效

• 申請?zhí)枺?/td>: 200580049070.5
• 申請日: 2005-03-16
• 公開（公告）號: CN101142668A
• 公開（公告）日: 2008-03-12
• 發(fā)明（設(shè)計(jì)）人: 永井孝一
• 申請（專利權(quán)）人: 富士通株式會社
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 隆天國際知識產(chǎn)權(quán)代理有限公司
• 代理人: 張龍哺

技術(shù)領(lǐng)域

本發(fā)明涉及一種在發(fā)生故障情況下易于確定其原因的半導(dǎo)體裝置及其制造方法。

背景技術(shù)

在制造半導(dǎo)體裝置之后，以加工缺陷和特性變動的檢測以及加工管理等為目的，對各種元件的特性進(jìn)行檢查。而且，在該檢查中采用的是被稱之為測試元件組TEG(Test?Element?Group)的檢查用電路以及圖形等。TEG能夠反映半導(dǎo)體集成電路內(nèi)的并實(shí)際工作的晶體管、電阻、電容以及布線等元件的特性，能夠通過測定該TEG的特性來估價半導(dǎo)體集成電路內(nèi)元件的特性。

TEG通常按照與半導(dǎo)體集成電路內(nèi)的元件并排的方式，形成在半導(dǎo)體晶片的芯片形成區(qū)域或者位置線內(nèi)(scribe?line)。即，該TEG通過光刻法技術(shù)形成，而該光刻法技術(shù)應(yīng)用形成元件用圖形以及TEG用圖形的絲網(wǎng)(曝光用掩模)。圖10A和圖10B是表示配置以往的TEG的圖。

圖10A表示其中的一個例子，即一次拍照(shot)來進(jìn)行1個芯片的復(fù)制時的情況。該例中，在各個芯片101的周邊形成焊盤102的同時，在四角上形成TEG103。并且，圖10B表示其中的一個例子，即一次拍照來進(jìn)行多個芯片的復(fù)制時的情況。該例中，在芯片111間的位置線內(nèi)形成TEG113。

以往，通過采用上述的TEG進(jìn)行監(jiān)控(monitor)檢查，能夠?qū)χ圃旌蟮陌雽?dǎo)體裝置是否能夠正常工作進(jìn)行判斷。并且，當(dāng)存在任何一種不正常現(xiàn)象時，均可基于判斷結(jié)果重新評價其制造過程。在專利文獻(xiàn)1～4中舉例說明各種TEG等的例子。

然而，即便使用現(xiàn)有TEG的監(jiān)控檢查以及測試PT(Probe?Test)的結(jié)果是良好的，隨著時間經(jīng)過也往往會產(chǎn)生工作故障。在此情況下，為查明其原因需要對半導(dǎo)體裝置的剖面進(jìn)行檢查。可是，有時候會有，即使進(jìn)行了如上所述的檢查，也無法查明其原因的情況。因此，在無法確定原因，也無法確立應(yīng)對方法的情況下，使處于在很長時間內(nèi)無法解決問題的狀態(tài)。

專利文獻(xiàn)1：JP特開昭60-83344號公報

專利文獻(xiàn)2：JP特開昭60-109240號公報

專利文獻(xiàn)3：JP特開平1-225138號公報

專利文獻(xiàn)4：JP特開2000-332077號公報

發(fā)明內(nèi)容

本發(fā)明目的在于提供一種不妨礙高集成化，在發(fā)生不正常情況時能容易地查明其原因的半導(dǎo)體裝置及其制造方法。

本申請發(fā)明人，為解決上述課題反復(fù)專心致力于鉆研后，在形成有現(xiàn)有TEG的半導(dǎo)體裝置中發(fā)現(xiàn)以下問題。在發(fā)生故障之后即使對剖面進(jìn)行觀察，也因該剖面所展現(xiàn)的部分僅是TEG的一部分，所以不能獲取充分的信息。而且，無法估計(jì)在層間上所產(chǎn)生的位置偏移的量。另外，對于具有接觸孔等其平面形狀被彎曲部分的部分，由于剖面所展現(xiàn)部分的尺寸發(fā)生變動，因此無法正確估計(jì)其寬度和半徑等。

此外，一次拍照進(jìn)行多個芯片復(fù)制時，雖然處于TEG附近位置的芯片信息容易反映在TEG上，但是對于離開TEG的芯片中，即使在TEG中沒有發(fā)現(xiàn)什么異常的時候，有時候也會產(chǎn)生不正常狀況。比如，對于復(fù)制時所發(fā)生的翹曲的情況下，縱使在中央部分作了正確的復(fù)制，有時也會在周邊部分無法進(jìn)行正確復(fù)制。如果在所有芯片附近均設(shè)置TEG，雖然有可能解決上述技術(shù)問題，但是會使得芯片面積增大。而且，會導(dǎo)致檢查所需要的時間變長的問題。

本申請發(fā)明人，著眼于上述技術(shù)問題，想到了如下所示的本發(fā)明的各實(shí)施方式。

本發(fā)明半導(dǎo)體裝置，其設(shè)置有：線路區(qū)域，其上形成有半導(dǎo)體集成電路；監(jiān)控區(qū)域，具有2個以上監(jiān)控層，每個與構(gòu)成上述半導(dǎo)體集成電路的2個以上的層同時被形成。而且，上述各監(jiān)控層的每個具有彼此分離配置的2個以上同一形狀的監(jiān)控圖形。

本發(fā)明半導(dǎo)體裝置的制造方法如下：將半導(dǎo)體基板劃分成線路區(qū)域和監(jiān)控區(qū)域之后，在上述線路區(qū)域內(nèi)形成構(gòu)成半導(dǎo)體集成電路的第1層，同時在上述監(jiān)控區(qū)域內(nèi)形成第1監(jiān)控層之后，在上述第1層的上面或上方形成構(gòu)成上述半導(dǎo)體集成電路的第2層，同時在上述第1監(jiān)控層的上面或上方形成第2監(jiān)控層。但是，在上述第1及第2監(jiān)控層的每個上，形成彼此分離配置的2個以上同一形狀的監(jiān)控圖形。

附圖說明

圖1是表示本發(fā)明實(shí)施方式的半導(dǎo)體裝置的布局的圖。

圖2A是表示制造本發(fā)明實(shí)施方式的半導(dǎo)體裝置的方法的剖面圖。

圖2B是表示制造本發(fā)明實(shí)施方式的半導(dǎo)體裝置的方法的平面圖。

圖3A是上接圖2A表示制造半導(dǎo)體裝置的方法的剖面圖。

圖3B是上接圖2B表示制造半導(dǎo)體裝置的方法的平面圖。

圖4A是上接圖3A表示制造半導(dǎo)體裝置的方法的剖面圖。