[發(fā)明專利]減小半導體器件中的溝道間距

無效

• 申請?zhí)枺?/td>: 200580047380.3
• 申請日: 2005-11-29
• 公開（公告）號: CN101111941A
• 公開（公告）日: 2008-01-23
• 發(fā)明（設(shè)計）人: R·韋努戈佩爾;C·瓦斯休伯
• 申請（專利權(quán)）人: 德克薩斯儀器股份有限公司
• 主分類號: H01L29/76
• 分類號: H01L29/76;H01L27/01;H01L21/00;H01L21/8234;H01L21/336
• 代理公司: 北京紀凱知識產(chǎn)權(quán)代理有限公司
• 代理人: 趙蓉民

技術(shù)領(lǐng)域

【0001】本發(fā)明涉及半導體器件以及用于減小半導體器件的特征尺寸的方法。更具體而言，本發(fā)明涉及半導體器件以及用來形成具有溝道陣列的半導體器件的方法，該溝道陣列具有減小的線路/空間特征尺寸和增大的電流面積。

背景技術(shù)

【0002】對更高封裝密度、更快電路速度以及更低功耗的要求驅(qū)使半導體器件向更小的尺寸進行攀登。例如對于諸如金屬氧化半導體場效應晶體管(MOSFET)的器件而言，溝道長度的特征尺寸已經(jīng)接近0.1μm(100nm)。然而，隨著這些器件的溝道長度降低到100nm以下，則會出現(xiàn)問題。

【0003】一個問題是，柵氧化層的厚度必須與溝道長度成比例地減小，以控制短溝道效應并維持良好的亞閾值關(guān)斷斜率。隨著柵氧化層的厚度減小，量子力學隧道效應成為導致柵極漏電流增大的一個因素。對該問題的一個解決方案是形成拐角控制(corner?dominated)的半導體器件，該器件對于特定的氧化物厚度，會產(chǎn)生陡峭的亞閾值斜率(subthreshold?slope)。還應當對這種器件進行設(shè)計，以保證電流的有效面積不被減小。

【0004】與柱形或矩形線溝道相比，利用三角形線溝道的傳統(tǒng)拐角控制的半導體器件通過提供二倍的線溝道數(shù)量增加了拐角的數(shù)量和電流的面積。圖1A-1C顯示了一種形成三角形溝道陣列的傳統(tǒng)方法。如圖1A所示，傳統(tǒng)的三角形溝道陣列是通過在硅層20上形成光刻線圖案30制成的。在圖1B中，第一各向同性蝕刻去除了硅層20的一部分，以形成具有傾斜側(cè)壁的多個結(jié)構(gòu)23。選擇性的氧化在結(jié)構(gòu)23的傾斜側(cè)壁上形成了SiO₂層40。參考圖1C，光刻線圖案30被去除，并執(zhí)行第二各向同性蝕刻。第二各向同性蝕刻去除了結(jié)構(gòu)23的另一部分以形成另外的傾斜側(cè)壁，該傾斜側(cè)壁與從第一各向同性蝕刻中形成的傾斜側(cè)壁一起形成了傳統(tǒng)的平行的三角形線陣列25。

【0005】然而，形成拐角控制的半導體器件的傳統(tǒng)方法局限于對每個光刻線圖案30僅形成兩個三角形。而且，產(chǎn)生的線溝道陣列的間距被限制在光刻線圖案寬度的二倍以內(nèi)，這也稱作“臨界尺寸”。

【0006】因此，需要克服現(xiàn)有技術(shù)的這些問題以及其它問題，并且需要提供一種增加拐角的數(shù)量并最大化電流面積的間距倍增工藝。

發(fā)明內(nèi)容

【0007】根據(jù)各個實施例，本發(fā)明教示包括一種形成半導體器件的方法，該方法包括在第一層上形成圖案化的掩模層，其中所述圖案化的掩模層具有第一線寬。然后，所述第一層可被蝕刻以形成第一多個傾斜壁。所述圖案化的掩模的一部分可以被去除，以便所述圖案化的掩模層具有小于所述第一線寬的第二線寬。所述第一層可被蝕刻以形成第二多個傾斜壁，并且可以去除所述圖案化的掩模層。然后，所述第一層可被蝕刻以形成第三多個傾斜壁，其中所述第一多個傾斜側(cè)壁，所述第二多個傾斜側(cè)壁和所述第三多個傾斜側(cè)壁形成平行的三角形溝道的陣列。

【0008】根據(jù)各個實施例，本發(fā)明教示還包括一種形成半導體器件的方法，該方法包括在硅層上形成圖案化的掩模層，其中所述圖案化的掩模層具有第一線寬。可對所述硅層進行各向異性蝕刻，以形成第一多個傾斜側(cè)壁。然后，可以在所述第一多個傾斜側(cè)壁上形成氧化層。可以蝕刻所述圖案化的掩模層，以便所述圖案化的掩模層具有小于所述第一線寬的第二線寬?？梢愿飨虍愋缘匚g刻所述第一硅層，以形成第二多個傾斜側(cè)壁?？梢栽谒龅诙鄠€傾斜側(cè)壁上形成氧化層，并且可以去除所述圖案化的掩模層?？梢愿飨虍愋缘匚g刻所述硅層，以形成第三多個傾斜側(cè)壁，其中所述第一多個傾斜壁，所述第二多個傾斜側(cè)壁和所述第三多個傾斜側(cè)壁形成三角形線溝道陣列。

【0009】根據(jù)各個實施例，本發(fā)明教示進一步包括一種形成半導體器件的方法，該方法包括在硅層上形成圖案化的掩模層，其中所述圖案化的掩模層具有第一線寬?？梢愿飨虍愋缘匚g刻所述硅層，以露出第一多個(111)平面，并且可以在露出的第一多個(111)平面上形成氧化層。然后，可以蝕刻所述圖案化的掩模層以減小線寬?？梢愿飨虍愋缘匚g刻硅層，以露出第二多個(111)平面，并且可以在露出的第二多個(111)平面上形成氧化層?？梢匀コ鰣D案化的掩模層，并且所述硅層被各向異性蝕刻以露出第三多個(111)平面，其中所述第一多個(111)平面，所述第二多個(111)平面和所述第三多個(111)平面形成三角形線溝道陣列。

【0010】根據(jù)各個實施例，本發(fā)明教示還包括一種半導體器件，其包括第一層和在所述第一層上布置的多個平行的三角形溝道。所述多個平行的三角形溝道可以具有小于臨界尺寸(CD)的間距。