[發明專利]減小半導體器件中的溝道間距

無效

• 申請號: 200580047380.3
• 申請日: 2005-11-29
• 公開（公告）號: CN101111941A
• 公開（公告）日: 2008-01-23
• 發明（設計）人: R·韋努戈佩爾;C·瓦斯休伯
• 申請（專利權）人: 德克薩斯儀器股份有限公司
• 主分類號: H01L29/76
• 分類號: H01L29/76;H01L27/01;H01L21/00;H01L21/8234;H01L21/336
• 代理公司: 北京紀凱知識產權代理有限公司
• 代理人: 趙蓉民

1.一種形成半導體器件的方法，包括：

在第一層上形成圖案化的掩模層，其中所述圖案化的掩模層具有第一線寬；

蝕刻所述第一層以形成第一多個傾斜側壁；

去除所述圖案化的掩模的一部分，以便所述圖案化的掩模層具有小于所述第一線寬的第二線寬；

蝕刻所述第一層以形成第二多個傾斜側壁；

去除所述圖案化的掩模層；和

蝕刻所述第一層，以形成第三多個傾斜側壁，其中所述第一多個傾斜側壁、所述第二多個傾斜側壁和所述第三多個傾斜側壁形成三角形溝道陣列。

2.根據權利要求1所述的方法，進一步包括在蝕刻所述第一層以形成第一多個傾斜側壁的步驟之后，在所述第一多個傾斜側壁上形成氧化層。

3.根據權利要求1或2所述的方法，進一步包括在所述第二多個傾斜側壁上形成氧化層。

4.根據權利要求1-3中任一項所述的方法，其中為形成所述第一多個傾斜側壁而蝕刻所述第一層使所述第一層的(111)平面露出。

5.根據權利要求1-4中任一項所述的方法，其中蝕刻所述第一層包括利用蝕刻劑各向異性地蝕刻所述第一層，所述蝕刻劑包含氫氧化四甲銨。

6.根據權利要求1-5中任一項所述的方法，其中去除所述圖案化的掩模層的一部分包括各向同性蝕刻、等離子腐蝕和反應離子蝕刻中的至少一種，所述各向同性蝕刻利用一種包括磷酸的蝕刻劑。

7.一種半導體器件，包括：

第一層；和

在所述第一層上布置的多個三角形溝道，其中所述多個三角形溝道的間距小于臨界尺寸CD。

8.根據權利要求7所述的半導體器件，其中所述第一層是掩埋氧化層和硅層中的至少一種。

9.根據權利要求7或8所述的半導體器件，其中每個所述多個三角形溝道的溝道寬度為15nm或更小。

10.根據權利要求7-9中任一項所述的半導體器件，其中所述多個三角形溝道的間距是CD/2或更小。

11.根據權利要求7-10中任一項所述的半導體器件，其中柵極長度大約為30nm或者更小，且漏極誘發勢壘下降DIBL為50mV/V或者更小。

12.根據權利要求7-11中任一項所述的半導體器件，其中亞閾值擺動為70mV/dec或者更小。

13.根據權利要求7-12中任一項所述的半導體器件，其中所述多個三角形溝道中的每一個溝道具有15nm或更小的高度。

14.根據權利要求7-13中任一項所述的半導體器件，其中所述半導體器件是雙柵金屬氧化物半導體場效應晶體管MOSFET和結型場效應晶體管JFET中的一種。