[發明專利]放大器電路及用于校正差分時鐘信號的占空因數的方法

無效

• 申請號: 200580046607.2
• 申請日: 2005-11-02
• 公開（公告）號: CN101103529A
• 公開（公告）日: 2008-01-09
• 發明（設計）人: 帕特里克·海涅
• 申請（專利權）人: 奇夢達股份公司
• 主分類號: H03K5/00
• 分類號: H03K5/00
• 代理公司: 北京康信知識產權代理有限責任公司
• 代理人: 章社杲;吳貴明

技術領域

本發明涉及分別根據獨立權利要求1和4的前序部分所述的放大器電路以及用于校正差分時鐘信號的占空因數的方法。

背景技術

在每時鐘周期兩數據位的同步高性能數據傳輸中，例如在具有DDR存儲芯片的系統中，達到最大數據眼(Datenauge)寬度具有重大意義。時鐘信號的占空因數中的偏差總會產生一個較長的數據位，緊隨其后會有一個較短的數據位，這是因為這些數據與時鐘信號同步地傳輸。這個較短的數據位限制了系統或芯片的上限頻率。涉及到存儲芯片時，這意味著高速度等級上的低產出。

原理上存在兩種用于校正同步時鐘信號的占空因數的方法：

-利用延遲電路的鏈路的數字化解決方案，在該解決方案中，上升沿(脈沖)和下降沿(脈沖波)被離散地不同地控制，由此可以控制數據眼。這種數字化的解決方案的缺點在于，降低了準確性(尤其對超高頻率的時鐘信號產生影響)并且擴大了對芯片面積的需求。

-利用積分器的模擬解決方案，該解決方案中，檢測出占空因數為50％的偏差并驅動校正器。

在提到的后一的模擬解決方案的情況下，迄今為止公開了兩種原理：

-時鐘信號的兩個互補的部分被電容性地負荷，以降低邊沿陡度。然后，信號部分與不同的電壓偏移相加。從而移動了交點(參見US?6?169?434?B1和US?5?572?158?A)。

-兩個互補的時鐘信號被這樣地影響，即其上升時間和下降時間是不同的。

發明內容

本發明提出了一種作為第三種可能性的模擬解決方案，在該解決方案中，差分放大器(緩沖放大器)的晶體管對的電子屬性被改變，并且由此而改變了差分放大器的輸出信號的波形。

在附圖6中示出了一種作為本發明以及已知的模擬校正原理的基礎的方塊圖，在該圖中作為校正器使用的差分放大器10接收未校正的差分時鐘信號CLt(真)和CLc(互補)，并且在其輸出端上發送已校正的、互補的時鐘信號ACLt(真)和ACLc(互補)。起積分器作用的檢測器20拾取差分放大器10或校正器輸出端上的互補時鐘信號ACLt和ACLc，并且從中獲得差分校正信號DCt(真)和DCc(互補)，該校正信號對應于理想值為50％的時鐘信號的偏差。差分校正信號DCt和DCc這樣施加給起校正器作用的差分放大器10，即分別對接收的時鐘信號CLt和CLc的50％的正偏差和負偏差進行補償。

因此，本發明的目的在于，提出一種放大器電路及一種用于校正差分時鐘信號的占空因數的方法，其以前述的參考圖6所描述的原理為基礎，并且相對于已知的電路和方法能夠更準確地且以盡可能最低的復雜度集成到CMOS工藝中，同時可以校正甚至具有更高頻率的差分時鐘信號的占空因數偏差。

該目的將根據本發明的第一方面通過放大器電路實現，該放大器電路用于利用MOS晶體管對構成的差分放大器級將差分時鐘信號(CLt、CLc)的占空因數校正到預期值(50％)，該MOS晶體管對的柵極端子對接收待校正的時鐘信號，并且該MOS晶體管對的源極/漏極端子對發送具有校正的占空因數的時鐘信號，并且該MOS晶體管對具有校正信號輸入端子對，該校正信號輸入端子對接收檢測器級產生的模擬占空因數校正信號，該檢測器級作為積分器接通并且與差分放大器級的源極/漏極端子對連接，其特征在于，校正信號輸入端子對由MOS晶體管對的彼此電隔離的襯底端子構成，從而使占空因數校正信號在相反方向(gegensinnig)上分別影響晶體管對的MOS晶體管的各個襯底電壓和各個開啟電壓。

當串聯使用多個這種放大器電路時，可以擴大校正范圍。

如優選地，當差分放大器級的晶體管對具有兩個NMOS晶體管時，分別與差分放大器級的每個MOS晶體管的漏極端子連接的電源可以通過P溝道MOS晶體管實現。

根據本發明的第二方面，上述目的通過用于利用具有MOS晶體管對的差分放大器將差分時鐘信號的占空因數校正到預期值(50％)的方法實現，該方法包括下列步驟：

將待校正的時鐘信號施加給MOS晶體管對的各自的柵極端子；通過分別對真時鐘信號和互補時鐘信號求積分產生差分模擬占空因數校正信號，該真時鐘信號和互補時鐘信號由差分放大器的每個MOS晶體管在其源極/漏極端子發送，并且將這樣產生的差分占空因數校正信號施加給差分放大器的校正信號輸入端子對，其特征在于，差分占空因數校正信號分別施加給MOS晶體管對的彼此電隔離的襯底端子，所述襯底端子構成差分放大器的校正信號輸入端子對，從而分別在相反方向上影響晶體管對的MOS晶體管的襯底電壓和開啟電壓。