[發明專利]使用多頭解碼器的多個級對密集型存儲器陣列進行分層解碼的設備和方法

有效

• 申請號: 200580045171.5
• 申請日: 2005-12-16
• 公開（公告）號: CN101138047A
• 公開（公告）日: 2008-03-05
• 發明（設計）人: 盧卡·G·法索利;肯尼斯·K·蘇
• 申請（專利權）人: 桑迪士克3D公司
• 主分類號: G11C5/06
• 分類號: G11C5/06
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 劉國偉

技術領域

本發明涉及半導體集成電路，其含有存儲器陣列，且確切地說為并入具有極小間距的陣列線的陣列，且更確切地說為具有三維存儲器陣列的陣列。

背景技術

半導體處理技術和存儲器單元技術的最近進展已使得在集成電路存儲器陣列中所達到的密度不斷增加。舉例來說，某些無源元件存儲器單元陣列可經制造而具有接近特定字線互連層的最小特征尺寸(F)和最小特征間隔的字線，且還具有接近特定位線互連1.權利要求的方法層的最小特征寬度和最小特征間隔的位線。此外，已制造具有一個以上存儲器單元平面或層的三維存儲器陣列，以在每一存儲器平面上實施所謂的4F²存儲器單元。在Johnson等人的題為“Vertically?Stacked?Field?Programmable?NonvolatileMemory?and?Method?of?Fabrication.”的第6,034,882號美國專利中描述示范性三維存儲器陣列。

還已知多種其它存儲器單元技術和布置。舉例來說，已知NAND閃存和NROM快閃EEPROM存儲器陣列來實現相對較小的存儲器單元。已知使用熱電子編程的其它小型快閃EEPROM單元，例如NROM和浮動柵NOR快閃存儲器陣列。

還可使用包含串聯的NAND串存儲器單元裝置的NAND型布置來實現極度密集型存儲器陣列。存儲器單元的每一NAND串可包含：第一區塊選擇裝置，其將所述NAND串的一端耦合到全局陣列線；多個串聯的存儲器單元；以及第二區塊選擇裝置，其將所述NAND串的另一端耦合到與所述串相關聯的偏壓節點。存儲器陣列可包含許多存儲器區塊，其中每一區塊包含共用相同字線的多個NAND串。用于區塊的兩個區塊選擇信號通常經路由到區塊的每一NAND串。

基本的NAND串為非常有效的結構，其能夠實現遞增式晶體管存儲器單元的4F²布局。密度也得以提高，因為可在陣列區塊上的連續多晶硅條帶中路由所述區塊選擇線，就如同字線，而不需要原本使一區塊選擇信號線與NAND串中形成的一些(但不是全部)區塊選擇晶體管接觸所需的任何規定。

發明內容

實施用于字線和位線的解碼器電路所需的面積尚未像單元尺寸那樣輕易實現顯著的減小。因此，將字線解碼器和位線解碼器介接到在這些非常密集的陣列內的緊密間隔的字線和位線變得極其困難，且潛在地限制原本可實現的存儲器陣列密度。對于能夠與具有非常小的間距的大量陣列線介接的解碼器結構尤其如此，且尤其是在所述陣列線存在于存儲器陣列內的一個以上層上的情況下，如在具有一個以上存儲器單元平面的三維存儲器陣列中。

所述三維(3D)存儲器可為極度密集型。通過減小單元存儲器尺寸(例如，交叉點二極管陣列和NAND串存儲器陣列均可具有4F²的存儲器單元尺寸)，且還通過堆疊多個單元平面(此方式進一步使有效單元尺寸減小1/N，其中N為存儲器平面數)來實現密度。這些非常密集的3D結構在建置存儲器陣列支持電路且尤其是在建置解碼電路中造成了獨特的問題。

多頭解碼器電路可用作較大解碼器電路中的最終解碼器級，以使待解碼的陣列線(例如，字線或位線)的數目實現2*M*N倍的凈減少，其中M通常為4，且N為陣列線的層數，且通過從陣列的相對兩側(或陣列的頂部和底部)交替驅動陣列線而實現2倍。這些經解碼的線即使與實際陣列線數目相比在數目上減少M*N倍也仍可為極度密集的。舉例來說，在用于制造具有4層位線的三維存儲器陣列的0.13μm工藝技術中，在僅2.08μm的橫向距離中存在32個位線(在4個位線層中的每一層上堆疊間距為0.26μm的8個位線)。使用16頭解碼器(例如，在陣列的相對兩側上)，我們可以將每2.08μm解碼32個位線中的1個位線的問題簡化成每2.08μm解碼1個“中間”線的問題。

雖然已取得很大進步，但有時需要所述經解碼的中間線不但被解碼而且被驅動到高于電源電位的電壓，至少對于特定操作模式(例如，編程模式)是如此。電平轉換解碼器輸出級的面積要求可使得與所述緊密相間的經高電壓解碼的中間線介接變得極度困難。

本發明提供一種包含具有至少兩個分層級的多頭解碼器電路的改進型解碼器結構，以用于解碼地址信息和選擇一個或一個以上的第一類型陣列線。可甚至進一步從存儲器陣列引出的實際陣列線的間距要求消除任何所要的電壓電平轉換。

所述解碼器結構可有利地用于解碼許多不同類型和配置的存儲器陣列中的字線和/或位線，包含無源元件存儲器單元(例如，反熔絲存儲器單元)的交叉點陣列和NAND串存儲器陣列，且尤其用于具有一個以上存儲器平面的存儲器陣列。