[發明專利]使用多頭解碼器的多個級對密集型存儲器陣列進行分層解碼的設備和方法

有效

• 申請號: 200580045171.5
• 申請日: 2005-12-16
• 公開（公告）號: CN101138047A
• 公開（公告）日: 2008-03-05
• 發明（設計）人: 盧卡·G·法索利;肯尼斯·K·蘇
• 申請（專利權）人: 桑迪士克3D公司
• 主分類號: G11C5/06
• 分類號: G11C5/06
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 劉國偉

1.一種集成電路，其包括：

存儲器陣列，其包括耦合到存儲器單元的第一類型和第二類型陣列線；

第一分層解碼器電路，其用于解碼地址信息和選擇一個或一個以上所述第一類型陣列線，所述第一分層解碼器電路包括至少兩個分層級的多頭解碼器電路。

2.根據權利要求1所述的集成電路，其中所述存儲器陣列包括至少兩個存儲器平面的三維存儲器陣列，所述存儲器陣列包括：

相應的多個所述第一類型陣列線，其位于至少一個陣列線層中的每一者上；以及

相應的多個所述第二類型陣列線，其位于至少一個陣列線層中的每一者上。

3.根據權利要求2所述的集成電路，其中所述集成電路進一步包括用于解碼地址信息和選擇所述第二類型陣列線的第二分層解碼器電路，所述第二分層解碼器電路包括至少兩個分層級的多頭解碼器電路。

4.根據權利要求1所述的集成電路，其以適用于所述集成電路的設計、測試或制造的計算機可讀描述形式來實施。

5.根據權利要求1所述的集成電路，其中所述第一分層解碼器電路包括：

第一級解碼器電路，其用于解碼多個地址信號輸入和產生多個第一級經解碼的輸出；

多個第二級多頭解碼器電路，每一相應的第二級多頭解碼器電路耦合到相應的第一級經解碼的輸出，每一第二級多頭解碼器電路用于提供相應的多個第二級經解碼的輸出；以及

多個第三級多頭解碼器電路，每一相應的第三級多頭解碼器電路耦合到相應的第二級經解碼的輸出，每一第三級多頭解碼器電路用于提供耦合到所述存儲器陣列的相應的多個第三級經解碼的輸出。

6.根據權利要求5所述的集成電路，其中所述第二級多頭解碼器電路中的每一相應的第二級多頭解碼器電路包括相應的多個第二級驅動器電路，每一第二級驅動器電路包括：

輸入，其耦合到所述第一級經解碼的輸出中的所述相應一者；以及

輸出，其耦合到所述相應的多個第二級經解碼的輸出中的對應一者；

每一第二級驅動器電路用于在選擇耦合到其輸入的所述第一級經解碼的輸出時將其輸出耦合到多個第一偏壓節點中的關聯的一者，且在其它情況下用于將其輸出耦合到多個第二偏壓節點中的關聯的一者。

7.根據權利要求6所述的集成電路，其中所述第一分層解碼器電路進一步包括：第一多個第二級偏壓電路，其用于分別在所述多個第一偏壓節點上產生合適條件；以及

第二多個第二級偏壓電路，其用于分別在所述多個第二偏壓節點上產生合適條件。

8.根據權利要求7所述的集成電路，其中：

所述第一偏壓節點中的至少一者上的所述合適條件有時是選定的第二級經解碼輸出偏壓條件；且

所述第一偏壓節點中的至少另一者上的所述合適條件有時是未選定的第二級經解碼輸出偏壓條件。

9.根據權利要求8所述的集成電路，其中所述第二級驅動器電路分別包括：

第一晶體管電路，其用于在選擇耦合到所述輸入的所述第一級經解碼的輸出時將所述驅動器電路的所述輸出耦合到所述多個第一偏壓節點中的關聯的一者；以及

第二晶體管電路，其用于在未選擇耦合到所述輸入的所述第一級經解碼的輸出時將所述驅動器電路的所述輸出耦合到所述多個第二偏壓節點中的關聯的一者。

10.根據權利要求9所述的集成電路，其中所述第一晶體管電路包括具有相反導通類型的兩個并聯連接的晶體管裝置。

11.根據權利要求9所述的集成電路，其中所述第二晶體管電路包括由單獨信號控制的至少兩個并聯連接的晶體管裝置。

12.根據權利要求6所述的集成電路，其中所述第三級多頭解碼器電路中的每一相應一者包括相應的多個第三級驅動器電路，每一第三級驅動器電路包括：

輸入，其耦合到所述第二級經解碼的輸出中的相應一者；以及

輸出，其耦合到所述相應的多個第三級經解碼的輸出中的對應一者；

每一第三級驅動器電路用于在選擇耦合到其輸入的所述第二級經解碼的輸出時將其輸出耦合到多個第三總線中的關聯的一者，且在其它情況下用于將其輸出耦合到多個第四偏壓節點中的關聯的一者。