[發(fā)明專利]用于子系統(tǒng)的具有可配置的側邊輸入/輸出端的硬宏

無效

• 申請?zhí)枺?/td>: 200580041321.5
• 申請日: 2005-09-21
• 公開（公告）號: CN101069185A
• 公開（公告）日: 2007-11-07
• 發(fā)明（設計）人: 卡若琳·卡里恩;埃曼努埃爾·艾里
• 申請（專利權）人: 皇家飛利浦電子股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 朱進桂

技術領域

本發(fā)明涉及有多個硬宏的芯片布局設計的領域，所述硬宏是數(shù)據(jù)處理系統(tǒng)的部分。

背景技術

如本領域的技術人員所知，諸如微處理器的數(shù)據(jù)處理系統(tǒng)或子系統(tǒng)，包括這樣一些元件，它們專用于一個或更多選定的(基本)任務或功能，例如處理器及其存儲器的集合。在設計層面，子系統(tǒng)稱為頂層模塊；所述子系統(tǒng)大體包括一些膠連邏輯(glue?logic)以及一個或多個硬宏(器件)。硬宏(器件)是物理設計固定的且必須用于頂層模塊的元件。硬宏包括處理核心，所述處理核心有：適于饋送要處理的輸入數(shù)據(jù)的至少一個輸入端(或管腳)；適于傳遞核心已處理的輸出數(shù)據(jù)的至少一個輸出端(或管腳)。

硬宏器件作為基本模塊，其核心的輸入和輸出端始終位于固定位置。某些輸入和輸出數(shù)據(jù)是時間關鍵的(time?critical)，為避免引入可對下一個信號處理不利并因此降低子系統(tǒng)性能的高傳播延遲，最優(yōu)化子系統(tǒng)(或頂層模塊)內(nèi)部相關端之間的連接很重要。

當同時開發(fā)(或設計)硬宏器件及其頂層模塊時，上述最優(yōu)化是可能的。但，分別開發(fā)(或設計)硬宏器件及其頂層模塊時，所述連接很少能優(yōu)化(例如，核心輸入端位于與包含要連接的端的區(qū)域相對的核心側)。在這種情況下(例如當硬宏器件和頂層模塊分別開發(fā)時)，通常在硬宏布局中引入饋通以允許一些靈活性。饋通是通過硬宏的一種走線路徑，允許從硬宏一側的無功能附加輸入端到硬宏另一側的無功能附加輸出端。饋通的使用允許了，例如，在硬宏周圍無走線的情況下，硬宏一側的核心輸出與位于硬宏另一側附近的頂層模塊的核心輸入端相連接，這導致更長的走線連接以及進一步的延遲。

然而，可用饋通可能保持(remain(？))過長。

此外，在饋通的走線過程中必須非常小心以避免潛在的串擾。當然，由于饋通輸入的到達時間取決于要連接的端以及用于將硬宏器件連接到饋通端的外部配線的負載，很難或不可能知道饋通輸入的到達時間。因此，串擾的干擾分析和抑制可能很難并且不準確，并且還可能影響硬宏器件的定時模型，此外在隨后的處理階段可能引起數(shù)據(jù)流方面的問題。

發(fā)明內(nèi)容

因此，本發(fā)明的一個目的是改進了硬宏布局以便在隨后或同時的子系統(tǒng)(或頂層模塊)設計階段提供更多的靈活性。

為了這個目的，本發(fā)明提供了一種用于子系統(tǒng)(頂層模塊)的硬宏器件，所述硬宏器件包括處理核心，所述處理核心有：用于饋送要處理的時間關鍵輸入數(shù)據(jù)的至少一個時間關鍵輸入端以及用于傳遞所述核心已處理的時間關鍵輸出數(shù)據(jù)的至少一個時間關鍵輸出端。

該硬宏器件的特征在于，它的核心至少部分由連接接口區(qū)域圍繞(或包圍)，該硬宏器件包括：

-適于接收要處理的(連接到頂層模塊端時)時間關鍵輸入數(shù)據(jù)的至少兩個時間關鍵輔助輸入端的至少一個輸入組，和/或適于發(fā)送已處理的時間關鍵輸出數(shù)據(jù)(到頂層模塊端時)的至少兩個時間關鍵輔助輸出端的至少一個輸出組，

-輸入連接裝置，用于將輸入組的每個時間關鍵輔助輸入端連接到時間關鍵輸入端，和/或

-輸出連接裝置，用于將時間關鍵輸出端連接到輸出組的每個時間關鍵輔助輸出端；

其中連接接口區(qū)域至少部分地包圍處理核心，以及輸入組的所述時間關鍵輔助輸入端位于所述連接接口區(qū)域的至少兩個側邊上，而所述輸出組的所述時間關鍵輔助輸出端位于所述連接接口區(qū)域的所述兩個側邊上。

在這種方式下，不考慮子系統(tǒng)(或頂層模塊)的時間(定時)關鍵輸入/輸出的位置，可最小化硬宏的至少一個時間(定時)關鍵輸出和頂層模塊的一個時間(定時)關鍵輸入端之間，和/或子系統(tǒng)(或頂層模塊)的至少一個時間(定時)關鍵輸出和硬宏的一個時間(定時)關鍵輸入端之間的時延。

根據(jù)本發(fā)明的硬宏器件明顯可包括分別地或結合地考慮的附加特征：

-輸入連接裝置可包括至少一個集成的組件(定義為一個邏輯‘或’門)，所述組件連接到時間關鍵輸入端以及和一個輸入組的時間關鍵輔助輸入端一樣多的輸入導電路徑(conductive?track)，每個輸入導電路徑連接到時間關鍵輔助輸入端之一，

-輸出連接裝置可包括和每個輸出組的時間關鍵輔助輸出端一樣多的輸出導電路徑，每個輸出導電路徑將時間關鍵輔助輸出端之一連接到時間關鍵輸出端。例如，每個所述輸出導電路徑包括緩沖組件，所述緩沖組件用于緩沖要傳遞的已處理的時間關鍵輸出數(shù)據(jù)，