[發明專利]用于子系統的具有可配置的側邊輸入/輸出端的硬宏

無效

• 申請號: 200580041321.5
• 申請日: 2005-09-21
• 公開（公告）號: CN101069185A
• 公開（公告）日: 2007-11-07
• 發明（設計）人: 卡若琳·卡里恩;埃曼努埃爾·艾里
• 申請（專利權）人: 皇家飛利浦電子股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 朱進桂

1.一種用于子系統(TMi)的硬宏器件(HMD)，所述硬宏器件(HMD)包括連接接口區域(CIZ)和處理核心(C)，所述處理核心(C)具有：用于饋送要處理的時間關鍵輸入數據的至少一個時間關鍵輸入端(CIT)以及用于傳遞已處理的時間關鍵輸出數據的至少一個時間關鍵輸出端(COT)，其特征在于，所述處理核心至少部分由所述連接接口區域(CIZ)包圍，所述連接接口區域包括：i)位于選定位置且用于接收要處理的時間關鍵輸入數據的至少兩個時間關鍵輔助輸入端的至少一個輸入組，和位于選定位置且適于傳遞已處理的時間關鍵輸出數據的至少兩個時間關鍵輔助輸出端的至少一個輸出組ii)用于將所述輸入組的每個時間關鍵輔助輸入端連接到所述時間關鍵輸入端(CIT)的輸入連接裝置(LO)；和iii)用于將所述時間關鍵輸出端(COT)連接到所述輸出組的每個時間關鍵輔助輸出端的輸出連接裝置；

所述連接接口區域(CIZ)至少部分地包圍所述處理核心(C)，以及所述輸入組的所述時間關鍵輔助輸入端位于所述連接接口區域(CIZ)的至少兩個側邊上，而所述輸出組的所述時間關鍵輔助輸出端位于所述連接接口區域(CIZ)的所述兩個側邊上。

2.如權利要求1所述的硬宏器件，其特征在于，所述輸入連接裝置包括至少一個集成組件(LO)，所述集成組件定義了連接到所述時間關鍵輸入端(CIT)以及連接到和所述輸入組的時間關鍵輔助輸入端一樣多的輸入導電路徑的邏輯‘或’門，每個輸入導電路徑連接到所述時間關鍵輔助輸入端之一。

3.如權利要求1所述的硬宏器件，其特征在于，所述輸出連接裝置包括和所述輸出組的時間關鍵輔助輸出端同樣多的輸出導電路徑，每個輸出導電路徑將所述時間關鍵輔助輸出端之一連接到所述時間關鍵輸出端(COT)。

4.如權利要求3所述的硬宏器件，其特征在于，每個所述輸出導電路徑包括用于緩沖要傳遞的已處理時間關鍵輸出數據的緩沖組件。

5.如權利要求1所述的硬宏器件，其特征在于，所述連接接口區域(CIZ)包括形成矩形且完全包圍所述處理核心(C)的四個側邊，還包括最多具有四個時間關鍵輔助輸入端的輸入組，其中每個時間關鍵輔助輸入端位于連接接口區域的一個側邊上。

6.如權利要求5所述的硬宏器件，其特征在于，所述連接接口區域(CIZ)包括形成矩形且完全包圍所述處理核心(C)的四個側邊，還包括由至少四個時間關鍵輔助輸出端組成的輸出組，其中每個時間關鍵輔助輸出端位于連接接口區域的一個側邊上。

7.如權利要求1到6的任一個所述的硬宏器件，其特征在于，所述處理核心(C)包括用于饋送要處理的非時間關鍵輸入數據的至少一個非時間關鍵輸入端(CIT’)以及用于傳遞所述處理核心(C)已處理的非時間關鍵輸出數據的至少一個非時間關鍵輸出端(COT’)，以及所述連接接口區域(CIZ)包括：i)和非時間關鍵輸入端(CIT’)一樣多的非時間關鍵輔助輸入端(AIT’)以及和非時間關鍵輸入端(CIT’)一樣多的輔助輸入導電路徑，每個所述輔助輸入導電路徑將所述非時間關鍵輔助輸入端(AIT’)之一連接到對應的所述非時間關鍵輸入端(CIT’)之一；以及ii)和非時間關鍵輸出端(COT’)一樣多的非時間關鍵輔助輸出端(AOT’)、以及和非時間關鍵輸出端(COT’)一樣多的輔助輸出導電路徑，每個所述輔助輸出導電路徑將所述非時間關鍵輔助輸出端(AOT’)之一連接到對應的所述非時間關鍵輸出端(COT’)之一。

8.如權利要求1所述的硬宏器件，其特征在于，所述硬宏器件構成了集成電路。

9.一種子系統(TMi)，其特征在于，所述子系統包括至少一個如前權利要求1到7之一所述的硬宏器件(HMD)。

10.如權利要求9所述的子系統，其特征在于，所述子系統構成了數據處理器。

11.如權利要求10所述的子系統，其特征在于，所述數據處理器是微處理器。