[發(fā)明專(zhuān)利]適用于雙相脈沖調(diào)制的寬窗口解碼器電路

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200580038232.5
• 申請(qǐng)日: 2005-08-08
• 公開(kāi)（公告）號(hào): CN101065902A
• 公開(kāi)（公告）日: 2007-10-31
• 發(fā)明（設(shè)計(jì)）人: D·S·科恩
• 申請(qǐng)（專(zhuān)利權(quán)）人: 愛(ài)特梅爾股份有限公司
• 主分類(lèi)號(hào): H03K9/08
• 分類(lèi)號(hào): H03K9/08;H03K7/08;H04B14/04
• 代理公司: 上海專(zhuān)利商標(biāo)事務(wù)所有限公司
• 代理人: 錢(qián)慰民

1.一種脈沖寬度確定電路模塊，包括：

適用于產(chǎn)生DPPM信號(hào)的相對(duì)于信號(hào)脈沖前沿的一組指定的延遲的裝置，所述指定的延遲被選擇成對(duì)應(yīng)于一組可能的N位數(shù)據(jù)值的預(yù)期脈沖過(guò)渡時(shí)間中除最長(zhǎng)的那一個(gè)以外的其它所有預(yù)期脈沖過(guò)渡時(shí)間；

一組邏輯“與”門(mén)，每個(gè)所述邏輯“與”門(mén)具有被耦合成接收無(wú)延遲的DPPM信號(hào)的第一輸入和被耦合成接收具有所述指定延遲之一的DPPM信號(hào)的第二輸入，每個(gè)所述邏輯“與”門(mén)還具有一個(gè)輸出；

一組寄存器，每個(gè)所述寄存器具有用于在每個(gè)DPPM信號(hào)脈沖開(kāi)始時(shí)將該寄存器復(fù)位到已知狀態(tài)的復(fù)位輸入、被連結(jié)成接收與所述已知狀態(tài)相反的值的數(shù)據(jù)輸入、耦合到相應(yīng)邏輯“與”門(mén)的輸出的時(shí)鐘輸入、和寄存器輸出；以及，

邏輯裝置，它耦合到來(lái)自所述一組寄存器的寄存器輸出，用于將一組寄存的狀態(tài)轉(zhuǎn)換成每個(gè)DPPM信號(hào)脈沖所對(duì)應(yīng)的N位數(shù)據(jù)值。

2.如權(quán)利要求1所述的DPPM解碼器電路，其特征在于，所述用于產(chǎn)生一組指定延遲的裝置包括配置成接收DPPM信號(hào)脈沖并將其傳播至多個(gè)抽頭的延遲鏈。

3.一種雙相脈沖調(diào)制(DPPM)解碼器電路，包括：

DPPM信號(hào)輸入，它配置成接收由一系列對(duì)應(yīng)于N位的數(shù)據(jù)位組的指定寬度的交替的高和低信號(hào)脈沖構(gòu)成的DPPM信號(hào)；

信號(hào)反相器，它耦合到所述DPPM信號(hào)輸入；

高和低脈沖寬度確定電路模塊，它耦合到所述DPPM信號(hào)輸入，所述低脈沖寬度確定電路模塊經(jīng)由所述信號(hào)反相器耦合到所述DPPM信號(hào)輸入，每個(gè)所述脈沖寬度確定電路模塊被構(gòu)造成輸出對(duì)應(yīng)于相應(yīng)高和低信號(hào)脈沖的脈沖寬度的N位數(shù)據(jù)值；以及，

并行輸出寄存器，它耦合到所述高和低脈沖寬度確定電路模塊，所述并行輸出寄存器被配置成接收和交織所述N位數(shù)據(jù)值并輸出對(duì)應(yīng)于所述DPPM信號(hào)的數(shù)據(jù)字；

每個(gè)所述脈沖寬度確定電路模塊具有：

適用于產(chǎn)生所述DPPM信號(hào)的相對(duì)于信號(hào)脈沖前沿的一組指定的延遲的裝置，所述指定的延遲可被選擇成對(duì)應(yīng)于一組可能的N位數(shù)據(jù)值的預(yù)期脈沖過(guò)渡時(shí)間中除最長(zhǎng)的那一個(gè)以外的其它所有預(yù)期脈沖過(guò)渡時(shí)間；

一組邏輯“與”門(mén)，每個(gè)所述邏輯“與”門(mén)具有耦合成接收無(wú)延遲的DPPM信號(hào)的第一輸入和耦合成接收具有所述指定延遲之一的DPPM信號(hào)的第二輸入，每個(gè)所述邏輯“與”門(mén)還具有一個(gè)輸出；

一組寄存器，每個(gè)所述寄存器具有用于在每個(gè)DPPM信號(hào)脈沖開(kāi)始時(shí)將該寄存器復(fù)位到已知狀態(tài)的復(fù)位輸入、被連結(jié)成接收與所述已知狀態(tài)相反的值的數(shù)據(jù)輸入、耦合到相應(yīng)的邏輯“與”門(mén)的輸出的時(shí)鐘輸入、以及一寄存器輸出；以及，

邏輯裝置，它耦合到來(lái)自所述一組寄存器的寄存器輸出，用于將所述一組寄存的狀態(tài)轉(zhuǎn)換成每個(gè)DPPM信號(hào)脈沖所對(duì)應(yīng)的N位數(shù)據(jù)值。

4.如權(quán)利要求3所述的DPPM解碼器電路，其特征在于，所述用于產(chǎn)生一組指定延遲的裝置包括被配置成接收DPPM信號(hào)脈沖并將其傳播至多個(gè)抽頭的延遲鏈。

5.如權(quán)利要求3所述的DPPM解碼器電路，其特征在于，所述在一個(gè)脈沖寬度確定電路模塊中的每個(gè)寄存器的復(fù)位輸入被耦合成從另一個(gè)脈沖寬度確定電路模塊接收延遲的DPPM信號(hào)，所述延遲的DPPM信號(hào)至多具有小于所述一組可能的數(shù)據(jù)值的最短預(yù)期脈沖過(guò)渡時(shí)間的延遲。

6.如權(quán)利要求3所述的DPPM解碼器電路，其特征在于，還包括移位寄存器，所述移位寄存器被配置成接收相同電平的連續(xù)的高或低脈沖的數(shù)據(jù)值，并將所述數(shù)據(jù)值加載至所述并行輸出寄存器。