[其他]最佳分區再生先行進位加法器

在審

• 申請號: 101987000000346
• 申請日: 1987-01-17
• 公開（公告）號: CN1003678B
• 公開（公告）日: 1989-03-22
• 發明（設計）人: 武升;帕特里克·P·格爾辛格
• 申請（專利權）人: 英特爾公司
• 代理公司: 中國專利代理有限公司
• 代理人: 匡少波;黃向陽

本文描述了改進的產生先行進位的方法。使用了不規則的分組方法使得進位傳送延時減小這種分組中，大的位組在中央，小的位組在兩端。

本發明涉及數字加法器領域，確切地說，涉及加法器的先行進位方式。

計算機或微處理器的核心是算術-邏輯運算單元（ALU簡稱運算器）。運算器的一個基本功能是進行數字加法運算。運算器中的加法器電路將兩個數組合并生成其和。

典型的半加器將兩個數相加并給出其和與一個進位。全加器接收一個輸入的進位，將該進位也相加，從而提供和及一個進位輸出。對下一個有效位，這個進位輸出相當于進位輸入。單個全加器順序相聯形成一個完整的加法器，而加法器的擴展是由串聯級的數量而確定。然而，在簡單的行波加法器中，由于在當前級中執行加法運算時需要先有前一級產生的進位，所以處理時間非常慢。

為了克服這一缺陷，產生了先行電路。在典型的先行電路中，首先考查將要執行加法的某些數字位，在這些位相加得到其和之前產生一個進位輸出。因此，典型的先有技術電路中，一對四位字節組成一級，在該級產生和之前為下一級提供進位輸出。先行電路減少了在每位位置需要的行波式動作，因此減少了運算時間。遺憾的是，由于每一級中位數的增加，先行電路也變得相當龐大，因此，在實施的先有技術中，將每級限制在四位。

本發明描述了一種改進的方式，通過先行進位的不規則分組的組合，以實現最佳進位傳送。通過把較多的位分組在中央，而把較少的位分組在兩端，可得到較快的進位傳送。在使用多位處理器，例如當今的32位處理器時，運算器中進位傳送的延時限制了運算速度。本發明的目的是要減少這種進位傳送的延時。

本發明公開了一種用于在先行電路中組合不規則分組中位數的方法。通過把較多的位分組在中央的級，而把較少的位分組在兩端的級，可得到比先有技術的分組更快的進位傳送速度。在32位處理器中，運算時間比先有技術分組改善了25%。雖然此處所述本發明是應用于32位的分組，對其它可能的組合也可實現。此外，本發明也可用于一般的加法器，并不僅限于運算器電路。

因此，本發明的一個目的是提供先行進位加法器的一種最佳位分組。

本發明的另一個目的是縮短處理器中運算器的運算時間。

圖1所示為先有技術的行波進位加法器。

圖2所示為先有技術的先行進位加法器。

圖3所示為先有技術實例，每個先行進位加法器為四位分組。

圖4所示為先有技術中先行進位加法器的功能。

圖5所示為本發明的不規則分組。

這里描述一種改進的先行進位分組方式。首先討論先有技術，以建立本發明所基于的原理。本發明的問世是為了提高利用多路信號分離32位總線的32位處理器的運算速度。早期的先行進位分組為不變分組，由于采用TTL技術，一般是四位一組。本發明特別適用于現行的半導體封裝，可明顯的縮短運算時間。

圖1所示為先有技術的行波加法器。一個完整的32位加法器將兩個32位數A、B以及進位輸入11相加，并產生和與進位輸出12。位零加法器（bit zero adder）級10將A₀13、B₀14位以及進位輸入（C）11相加，產生位零級的和S₀15并為下一位級17產生進位C₁16。級17對第二位（A₁、B₁）18和19執行同樣的運算順序，并產生和S₁20與進位C₂21。這個運算順序重復32次后，產生Cout（C32）12。如果每級執行運算需要t時間，則先有技術的32位行波方式將需要時間32t才能產生進位輸出12。

圖2為先有技術中使用先行方式的32位加法器。每一位級22包括一個PG（傳送/生成）電路23。每個PG電路23按照下列真值表提供一個傳送信號24和一個生成信號25：

Gn＝An Bn（式1）

Pn＝An Bn（式2）