[其他]最佳分區再生先行進位加法器

在審

• 申請號: 101987000000346
• 申請日: 1987-01-17
• 公開（公告）號: CN1003678B
• 公開（公告）日: 1989-03-22
• 發明（設計）人: 武升;帕特里克·P·格爾辛格
• 申請（專利權）人: 英特爾公司
• 代理公司: 中國專利代理有限公司
• 代理人: 匡少波;黃向陽

1、在一個包括有級聯起來用于兩個二進制數相加的多個加法器單元的數字加法器中，每個上述加法器單元連接起來以接受上述每一個二進制數的一相應位和一進位輸入位，以提供一個“和”位及一進位輸出位;每一單元還提供一進位傳送和一進位生成信號;該數字加法器中還包括有一進位生成裝置，該裝置包括：

以級聯方式安排的多個先行進位電路，其中每個先行進位電路與一單元組相并聯連接，以接受該單元組中的加法器單元的進位傳送信號和進位生成信號，從而提供一個進位輸出位，使得通過該單元組的進位傳送信號取決于相應的先行進位電路;

該進位生成裝置特征在于：

所述諸單元組中所含單元的數目可以是不相等的，這些單元組被如此安排，使得具有加法器單元數目最多的單元組被放置在中間位置，而隨著單元組的單元數目減少將該單元組放置在離開中央位置和接近兩端的位置上;從而使得加法器的總的進位傳送延遲減少。

2、根據權利要求1定義的進位生成裝置，其特征在于該裝置提供了一32個加法器單元的向前進位通路。

3、根據權利要求2定義的進位生成裝置，其特征在于：所述諸單元組是這樣安排的，從最高有效組到最低有效組的組中包括加法器單元的數目分別是3，4，5，6，5，4，3，2。

4、根據權利要求2定義的進位生成裝置，其特征在于：所述諸單元組是這樣安排的，從最高有效組到最低有效組的組中包括加法器單元的數目分別是3，4，5，6，5，5，4。

5、根據權利要求3或4的進位生成裝置，其特征在于該裝置是制作在一半導體芯片中的。

6、一種減少在數字加法器中的進位傳輸的方法，其特征在于包括如下步驟：

將各個級聯起來用于將兩個二進制數相加的加法器單元順序地安排，將每一個加法器單元連接起來接受上述每一個二進制數的一相應位和一進位輸入位，以提供一“和”位及一進位輸出位，每一加法器單元還提供一進位傳送和進位生成信號給一先行進位電路;

將上述加法器單元分組，其中諸單元組含有單元的數目可以是不相等的，用以給每一組產生一先行進位，該分組使得具有最多單元數目的組放在中間位置，而隨著單元組含有單元數的減少將該單元組放置在離開中間位置和接近兩端的位置上;

串聯地安排上述多個先行進位電路來為每一個所述單元組提供一個先行進位通路;

將每一組加法器單元連接到上述先行進位電路上;

從而獲得比具有相同的單元分組或近似相同的元件分組的安排更快的加法器電路處理時間。

7、根據權利要求6定義的方法，其特征在于：將32個加法器單元分成組，使得每組中包括的單元數分別是3，4，5，6，5，4，3，2。

8、根據權利要求6定義的方法，其特征在于：將32個加法器單元分成組，使得每組包括的單元數分別是3，4，5，6，5，5，4。