[其他]比率乘法器式非整數分頻電路

在審

• 申請號: 101986000001616
• 申請日: 1986-03-13
• 公開（公告）號: CN1003552B
• 公開（公告）日: 1989-03-08
• 發明（設計）人: 桑克·麥爾加特
• 申請（專利權）人: 德國ITT工業有限公司
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 王棟令

本發明將高度均勻地消減一系列待分頻信號（ｆｉ）脈沖的比率乘法器原理略加變更，使得已分頻信號（ｆａ）中的低頻變動降低，代價是允許高頻變動升高，這種現象被解釋為常用比率乘法器的噪聲染色。為此，除了相當于常用比率乘法器的第一存儲器（ａｋ１）外，增加了下列分電路：一個接在第一存儲器（ａｋ１）后面的第二存儲器（ａｋ２）附加的加法器（ａ２、ａ３），一個減法器（ｓｂ和一個可預置的計數器（ｖｚ）。

本發明涉及一個除數包含整數和小數的分頻電路，其設計方式類似于比率乘法器。該電路有一個第一數字存儲器，該存儲器由一個數據寄存器和一個m位第一加法器組成。第一加法器的第一個輸入端由與除數的小數部分相應的m位第一數字碼提供信號，其第二個輸入端由數據寄存器的輸出端饋給。數據寄存器的輸入端則與第一加法器的輸出端相連結（參見權利要求1的前緒部分）：“ESSCIRC”82，第8屆歐洲固體電路討論會”（布魯塞爾，1982年9月22日至24日）的145至148頁上已經描述了一種類似的電路。

眾所周知，比率乘法器具有從待分頻信號的P個脈沖中消去高度均勻分布的q個脈沖的特性（其中q小于p）。例如，假如在100個輸入脈沖經過期間要消除66個脈沖，以便產生33個輸出脈沖時，比率乘法器就將首先以3個輸入脈沖的間隔首先產生32個輸出脈沖，然后再以4個輸入脈沖的間隔產生一個輸出脈沖。

如果將常用的比率乘法器應用于一個鎖相環，以產生頻率及相位穩定的時鐘信號，就會遇到以下的難題：在上例中以3個輸入脈沖為間隔的32個輸出脈沖輸出期間，如果該電路有合適的時間常數，該鎖相環就會自己調至零相位誤差。但對4個輸入脈沖的持續時間，則會出現一個大的相位誤差（跳動）。

所以，本發明的任務是開發一種分頻電路，這種電路不再象比率乘法器那樣均勻消減分布的脈沖，而是按照一種對更加適合于鎖相環典型應用的方式消減脈沖。

現在借助于附圖更詳細地解釋本發明及其優點。

附圖為本發明一個實施例的方框圖。用來對信號fi進行分頻以形成信號fa的除數中包含有整數和小數部分，它是一個大于/等于3的有理數，而且對本發明來說，認為除數要以小數的形式出現。除數與饋入分頻電路的數字碼Z相對應，該數碼由相應于除數小數部分的m位數碼M和相應于除數整數部分的n位數碼N組成，通常的寫法是：

Z＝N·M。

第一加法器a1和第一數據寄存器r1組成第一數字存儲器ak1，存儲器輸入端即為加法器a1的第一輸入端。把第一個數字碼M加到該輸入端上，并把該數字碼與為數據寄存器鐘控的已分頻信號fa同步存儲，因為加法器a1的輸出端與數據寄存器r1的輸入端相連，故加法器a1的輸出信號在每一個時鐘脈沖到來時被轉移進入寄存器并加到加法器a1的第二個輸入端。

第二個數字碼N進入n位的第二加法器a2的第一輸入端，第二加法器a2的第二輸入端和第一加法器的進位輸出相連，其輸出端與（n+1）位的第三加法器a3的第一輸入端相連接。

第一存儲器ak1后接有第二存儲器ak2，第二存儲器由第四加法器a4和第二數據寄存器r2組成;第二數據寄存器與第一數據寄存器一樣由已分頻信號fa的脈沖計時。第四加法器a4是r位的，其中r符合下列關系：1＜r＜m。向a4提供第一存儲器ak1輸出信號的最高有效位r。第四加法器a4的進位輸出與第三加法器a3的第二輸入端相連，并通過滯后元件v連到減法器sb的減數輸入端。其中滯后元件v的滯后時間總是與已分頻信號fa的周期相等，減法器的被減數輸入端與第三加法器a3的輸出端相連。

減法器sb的輸出端與可預置的計數器vz的預置輸入端ev相連，計數器的計數輸入端ez與待分頻信號fi相連。已分頻信號fa出現在該計數器輸出端az，每通過數目與預置輸入端ev上的值相等的脈沖后出現一個脈沖。該計數器輸出端az即與復位輸入端re相連，又與起動輸入端eu相連接，所以在此輸出端上每個脈沖出現時，計數器vz只要是遞增計數器都被復位，然后接受在預置輸入端ev輸入的數字碼。與此相反，如果該計數器vz是遞減計數器，則計數器輸出端az即等于零輸出端，這樣就可以省去與復位輸入端的連接或省去復位輸入端。