[其他]用低速器件合成565兆畢特/秒最長線性移位寄存器序列的電路

在審

• 申請號: 101985000006753
• 申請日: 1985-09-10
• 公開（公告）號: CN85106753B
• 公開（公告）日: 1988-06-29
• 發明（設計）人: 李秉鈞
• 申請（專利權）人: 郵電部第五研究所
• 代理公司: 北京德琦知識產權代理有限公司
• 代理人: 李東;姚景蘭

本發明是用低速器件合成５６５兆畢特／秒最長線性移位寄存器序列的電路。它屬于一種產生高速Ｍ序列，用于高速數字通信系統及其測試儀表電路。本發明是由三部分電路組成。速率為565MHz/n的Ｍ序列發生器、組合邏輯電路和并串變換電路。本發明的特點在于經過組合邏輯電路和并串變換電路后，構成產生速率高達５６５Ｍｂ／ｓ的Ｍ序列電路。由于本發明是采用現有商用器件來實現的，所以利用本發明當序列長度ｍ增加時，只是增加低速器件，而高速器件的耗用量總是不變的。

本發明屬于一種產生高速最長線性移位寄存器序列（簡稱M序列）的電路，用于高速數字通信系統及其測試儀表。

這里提到的高速數字通信系統是指“國際電報電話咨詢委員會”（CCITT）建議的564.932兆畢特/秒（簡稱565Mb/s）或更高速率的數字通信系統。在565Mb/s速率等級下工作的誤碼儀、抖動儀等，國內外尚未有。誤碼儀和抖動儀的發送側和接收側都有M系列發生器部分。

在現有的低于565Mb/s的同類測試儀表中（如HP公司的140Mb/s誤碼發生器3762A），多數情況是采用圖1方法產生M序列。設移位寄存器的級數為A，M序列的長度m＝2^A-1。按規定將圖1的A個移位寄存器中的某些級的輸出端接到模二加電路，模二加電路的輸出端接入移位寄存器第一級的輸入端，驅動移位寄存器每級觸發器的時鐘，其速率同產生的M序列的速率相同。若使圖1電路能正常穩定工作，從理論上說必須滿足下述條件：

觸發器從CP端到Q端的時延+模二加電路的時延+觸發器CP端的建立時間＜時鐘周期，

但在工程實際中，不僅要滿足上式，還應有足夠富余。

當時鐘速率為565兆赫茲（MHZ）時，其周期為1.77毫微秒（ns）。如果仍用圖1的方法產生565MHz的M序列，則該移位寄存器的工作速率為565MHz。而要使電路穩定工作，必須要求上述三個時間參數之和小于1.77ns。但由于目前商品化的數字集成電路的D觸發器和門電路的性能還不能滿足這一條件，所以按圖1所構成反饋電路無法產生565Mb/s的M序列。

雖然HP公司3762A誤碼發生器中已采用由2條支路（即支路數n＝2）合成的M序列發生器，但該電路用于產生565Mb/s的M序列時仍會遇到器件性能不能滿足要求的問題。為了用現有商品化的數字集成電路器件構成速率高達565Mb/s（或更高）的M序列發生器，本發明給出了用更多條支路合成的電路。

本發明是這樣實現的：

圖2是一個能產生速率為565Mb/s的M序列電路。它是由三部分組成。圖2中的（1）是速率為565MHz/n的M序列發生器，它同圖1電路結構完全一樣。n可以取4或取8。然后將（1）電路的一部分輸出端接向圖2中的（2）。（2）是組合邏輯電路。由（2）輸出n條支路M序列。這一部分的工作速率也為565Mb/s/n。最后將（2）輸出的n條并行支路接到圖2中的（3）。（3）是并串變換電路。經過并串變換后，串行輸出565Mb/s序列。由于只有并串變換電路才需要能在565Mb/s速率下工作的少數集成電路，所以當采用圖3和圖4所建議的電路方案實現圖2中的（3）時，就不會存在圖1電路所要求的那樣嚴格的穩定工作條件，也就是說對器件時間參數方面的要求比圖1低得多，可以用器件來實現。

以下結合附圖對本發明作詳細描述：

圖1是目前低于565Mb/s數字通信儀表中最常用的產生M序列方法的電路原理圖。

圖2是本發明的原理框圖。

圖3和圖4是圖2中（3）的內容，即對并串變換電路原理圖的舉例。

圖中：Q為D觸發器的輸出端，CP為時鐘輸入端，代表模二加電路，n為支路數，X為組合邏輯電路輸出支路。

在圖2中的（1）電路結構和圖1完全一致，它是由A個D觸發器和一個模二加電路組成，它工作速率為565MHz/n。當n＝4或n＝8時，其速率分別為141MHz或71MHz，它的每一級D觸發器的輸出端都輸出結構一致的M序列。