[發明專利]減小尺寸的堆疊式芯片大小的組件型半導體器件

無效

• 申請號: 02140589.1
• 申請日: 2002-07-10
• 公開（公告）號: CN1396657A
• 公開（公告）日: 2003-02-12
• 發明（設計）人: 木村直人
• 申請（專利權）人: 日本電氣株式會社
• 主分類號: H01L25/065
• 分類號: H01L25/065
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 朱進桂

技術領域

本發明涉及半導體器件，特別是涉及堆疊式芯片大小的組件(CSP)型半導體器件。

背景技術

近來，半導體組件已經發展到采用具有基本上與半導體芯片的大小相同尺寸的堆疊式芯片大小的組件。

現有技術的堆疊式芯片大小的組件型半導體器件(見日本專利申請JP-A-2000-307057)，是由在襯底上堆疊起來的多個半導體芯片構成的。在這種情況下，上面的一個半導體芯片，比下面的一個半導體芯片小。這一點將在后面詳細解釋。

但是，在上述現有技術中，由于最大的半導體芯片是最下面的半導體芯片，所有半導體芯片與襯底之間的接線，都在最大的半導體芯片的外側，所以襯底必須比最大的半導體芯片大很多，這就會增加堆疊式半導體大小的組件的尺寸。

發明內容

本發明的目的是提供一種能減小尺寸的堆疊式芯片大小的組件型半導體器件。

根據本發明，半導體器件包括：襯底，直接或間接地位于襯底上的第一半導體芯片，和位于第一半導體芯片上的第二半導體芯片；第二半導體芯片有比第一半導體芯片大的尺度。

如果第二半導體芯片是最大的，那么這個最大的半導體芯片就不是最下面的半導體芯片。因此，一些接線處于最大的半導體芯片的內側，這就使襯底尺寸能夠接近最大的半導體芯片的尺寸。

附圖說明

從下面參考附圖，與現有技術相比較所做的描述中，可以更清楚地了解本發明，附圖中：

圖1是現有技術的堆疊式芯片大小的組件型半導體器件的斷面圖；

圖2是根據本發明的堆疊式芯片大小的組件型半導體器件的第一實施例的斷面圖；

圖3A，3B和3C是斷面圖，用來說明圖2的堆疊式芯片大小的組件型半導體器件制造方法；

圖4是圖3B和3C的熱塑性粘結層的部分切開透視圖；

圖5A和5B是斷面圖，用來說明本發明第一實施例與現有技術相比較的效果；

圖6是圖2的堆疊式芯片大小的組件型半導體器件的改變形式的斷面圖；

圖7是圖4的熱塑性粘結層的改變形式的部分切開透視圖；

圖8是根據本發明的堆疊式芯片大小的組件型半導體器件的第二實施例的斷面圖；

圖9A和9B是斷面圖，用來說明圖8的堆疊式芯片大小的組件型半導體器件制造方法；

圖10是根據本發明的堆疊式芯片大小的組件型半導體器件的第三實施例的斷面圖；

圖11A和11B是斷面圖，用來說明圖10的堆疊式芯片大小的組件型半導體器件制造方法。

具體實施方式

在描述優選實施例之前，將參考圖1說明現有技術的堆疊式芯片大小的組件型半導體器件(見JP-A-2000-307057)。

在圖1中，參考號碼101指示由環氧玻璃鋼或類似材料制成的襯底。半導體芯片102，103和104按此順序被用粘結薄膜(未示)粘結在襯底101的正面。注意，半導體芯片102比半導體芯片103大，而半導體芯片103比半導體芯片104大。接線105，106和107被連接在半導體芯片102，103和104的電極焊盤(未示)與襯底101的導電焊盤(未示)之間。半導體芯片102，103和104連同接線105，106和107被用環氧樹脂層108密封。另一方面，焊球109被提供在襯底101的背面，并通過襯底101的內在的連接(未示)，與它的導電焊盤連接。

但是，在圖1的堆疊式芯片大小的組件型半導體器件中，接線105在最大的半導體芯片102的外側，接線106的外側，因此，妨礙接線105，106和107接成最短的電路。這就是說，所有接線105，106和107都在最大的半導體芯片102的外側，所以，襯底101比最大的半導體芯片102大很多，這就會增加堆疊式芯片大小的組件的尺寸。

在表示根據本發明堆疊式芯片大小的組件型半導體器件的第一實施例的圖2中，參考號碼1指示由環氧玻璃鋼或類似材料制成的襯底。半導體芯片4，3和2按此順序被安裝在襯底1的正面。注意，半導體芯片2比半導體芯片3大，而半導體芯片3比半導體芯片4大。在此情況下，半導體芯片4是用粘結薄層(未示出)粘結至基片1上。另外，半導體芯片3被用熱塑性粘結層3a粘結至半導體芯片4，半導體芯片2被用熱塑性粘結層2a粘結至半導體芯片3。接線5，6和7連接在半導體芯片2，3和4的電極焊盤(未示)與襯底1的導電焊盤(未示)之間。與接線5，6和7相連的半導體芯片2，3和4被用環氧樹脂層8密封。另一方面，焊球9被提供在襯底1的背面，并通過在襯底1內的內部的連接線(未示出)，與它的導電焊盤連接。