[發明專利]非易失性半導體存儲器件

無效

• 申請號: 02122195.2
• 申請日: 2002-04-13
• 公開（公告）號: CN1391232A
• 公開（公告）日: 2003-01-15
• 發明（設計）人: 龜井輝彥
• 申請（專利權）人: 精工愛普生株式會社
• 主分類號: G11C16/06
• 分類號: G11C16/06;H01L27/115
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 王岳,梁永

?????????????????????????????技術領域

本發明涉及由包括一個字柵、和受兩個控制柵控制的兩個非易失性存儲器元件的存儲器單元構成的非易失性半導體存儲器件。

?????????????????????????????背景技術

作為非易失性半導體存儲器件，已知的有，溝道和柵極之間的柵絕緣膜由氧化硅膜、氮化硅膜和氧化硅膜的層積體組成，在氮化硅膜上捕獲電荷的MONOS(Metal-Oxide-Nitrde-Oxide-Semiconductor或substrate；金屬-氧化物-氮化物-氧化物-半導體或襯底)型。

該MONOS型非易失性半導體存儲器件披露于文獻(Y.Hayashi，et?al，2000Symposium?on?VLSI?Technology?Digest?of?Technical?Papers?p.122-p.123)。在該文獻中，披露了包括一個字柵、和受兩個控制柵控制的兩個非易失性存儲器元件(MONOS存儲器單元)的雙MONOS快閃存儲器單元。即，一個快閃存儲器單元具有兩個電荷捕獲位。

將具有這樣構造的雙MONOS快閃存儲器單元沿行方向和列方向分別排列多個，來構成存儲器單元陣列區。

在驅動該雙MONOS快閃存儲器單元時，需要兩條位線、一條字線、以及兩條控制柵線。其中，在驅動多個存儲器單元時，在不同的控制柵都設定為相同的電位情況下，可以將這些線共用連接。

這里，在快閃存儲器單元的操作中，有數據的消除、編程和讀出。數據的編程和讀出通常由8位或16位的選擇單元同時實施，而數據的消除可在更寬的范圍內同時實施。

這里，在這種非易失性存儲器中，數據的干擾成為課題。數據的干擾指在對選擇單元的控制柵線和位線施加高電位來進行編程或消除時，由共用的布線對非選擇扇區內的單元也施加高電位，在每次編程中通過重復該狀態來進行編程或消除，從而非選擇單元的數據產生干擾。

就防止這樣的情況來說，可以設置選擇柵電路，僅對選擇扇區的單元施加高電位，而不對非選擇扇區的單元施加高電位。

但是，這樣的話，因選擇柵電路而占有面積，會妨礙存儲器單元的高集成化。而且，因在選擇柵極上產生電壓降，所以為了在編程時或消除時對選擇扇區的單元供給高電位，需要追加供給電壓降部分。結果，妨礙低電壓驅動，特別不適合便攜式設備等需要消耗功率低的設備。

而且，今后，從便攜式設備等高速讀取數據的要求提高，但在高速驅動方面仍有改善的余地。

因此，本發明的目的在于提供一種非易失性半導體存儲器件，避免在選擇單元中的編程時或消除時非選擇扇區的單元中數據被干擾，并且不需要選擇柵電路，可進行高集成化。

本發明的另一目的在于提供一種非易失性半導體存儲器件，通過不需要選擇柵電路來避免電壓降，可以降低消耗功率。

本發明的再一目的在于提供一種非易失性半導體存儲器件，可減低供給高電位的控制柵線的負載容量，并進行高速驅動。

??????????????????????????發明內容

本發明一形態的非易失性半導體存儲器件具有將包括一個字柵和由兩個控制柵控制的兩個非易失性存儲器元件的存儲器單元沿相互交叉的列和行的方向分別多個排列而組成的存儲器單元陣列區。非易失性半導體存儲器件還具有驅動存儲器單元陣列區內的多個存儲器單元的各個所述第1、第2控制柵的驅動部。

存儲器單元陣列區具有在行方向分割為多個的扇區。該多個扇區的各個扇區具有沿列方向分別排列多列的多個存儲器單元。

多個扇區的各個扇區具有在列方向分割為多個的塊?？刂茤膨寗硬吭诙鄠€扇區的每個扇區中分別具有多個控制柵驅動器。多個控制柵驅動器的各驅動器設定配置于多個塊內的相互不同的一個以上的塊中的所有存儲器單元的所述第1和第2控制柵的電位。