[發明專利]數據處理裝置

無效

• 申請號: 02105824.5
• 申請日: 1995-06-06
• 公開（公告）號: CN1397873A
• 公開（公告）日: 2003-02-19
• 發明（設計）人: 山本裕明;尾崎伸治;西道佳人
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 吳麗麗

本發明涉及用于微處理機等的數據處理裝置，特別涉及數據處理的高速化和降低電力消耗。

近年來，隨著微處理機等數據處理裝置高性能化的要求，具有同時執行多個指令這種構成(超標量定標器)的微處理機誕生了。在具有這種超標量定標器構成的微處理機中，在每周期的指令超高速緩沖存儲器選取指令動作時，有多個指令被取出，提供給多條指令總線。對應于多個指令執行部，這些指令被有選擇地發送，并被執行。各指令執行部分大多只能執行特定種類的指令，因而，在指令選擇發送時，就需要判斷被取指令的種類，而后把這種指令發送至可以處理它的那個指令執行部。

以下說明這種以往的數據處理裝置各部分的構成。

圖10展示了以往的數據處理裝置的構成，特別詳細地展示了指令取出部的構成。如圖所示，在數據處理中設置著指令超高速緩沖存儲器230、指令取出部200、指令執行部250、260。在此例的上述指令執行部中，設置著執行整數運算指令的第1執行部250及執行浮點指令的第2執行部260。另外，還設置著兩個為將發送給指令執行部250、260的指令信號譯碼的指令譯碼器251、261。還有，在上述指令取出部200中，設置有為判別指令種類的預譯碼器221、222及根據指令種類判斷可以執行它的指令執行部，并選擇提供指令的兩個指令選擇電路241、242。該指令選擇電路241、242與上述各指令執行部250、260對應地設置。從上述指令超高速緩沖存儲器230引出兩條為向指令選擇電路241、242提供指令IR1、IR2的指令總線Bin1、Bin2，此指令總線Bin1、Bin2分別與上述各指令選擇電路241、242連接。進而，上述各指令總線Bin1、Bin2分別與預譯碼器221、222的輸入端相連。而各預譯碼器221、222的輸出信號PD1、PD2都作為上述各指令選擇電路241、242的控制信號使用。

圖11是展示在具有上述圖10構成的數據處理裝置中的各信號狀態的定時圖。即，在從上述指令超高速緩沖存儲器230提供指令IR1、IR2(參照同一圖中的定時ta)的情況下，這些指令的種類在預譯碼器221、222中被判別，而后根據指令種類，將控制信號PD1、PD2送入各指令選擇電路241、242(參照同一圖的定時tb)。各指令選擇電路241、242根據指令種類，選擇對應可以執行它們的各指令執行部250、260的指令I1、I2，把執行指令I1、I2分別輸出到設置在各指令執行部250、260輸入端的各指令譯碼器251、261中(參照同一圖中的定時tc)。

另外，為了使指令的發送控制高速化，就需要高速度地進行從指令超高速緩沖存儲器讀取指令的動作，而以往的數據處理裝置是如下所述那樣構成的。通常，在上述圖10所示的指令超高速緩沖存儲器230的輸入端設置指令地址生成部(圖中未示出)，此指令地址生成部和指令超高速緩沖存儲器的結構是這樣的，按照同一基準時鐘脈沖信號動作，從而使信號得到圓滑的處理。這時，在指令地址生成部生成的地址信號準確地與基準時鐘脈沖同步地被輸出，但此地址信號在到達指令超高速緩沖存儲器230之前，由于受途中配線容量等的影響，必定產生延遲。因而，在以往的數據處理裝置中，估算此地址信號的延遲量，據此加工基準時鐘脈沖，從而控制地址譯碼器的預充電定時、地址信號的譯碼定時、存儲器陣列部的位線預充電定時以及讀出數據的鎖存定時。

進而，上述圖10的指令取出部200等的控制電路，一般由單元(緩沖器、鎖存器等的邏輯要素)的自動配置配線來設計。例如，在鎖存器·單元的情況下，作為輸入信號具備數據信號和使能信號，當使輸入信號與時鐘脈沖信號同步動作時，使從外部輸入的時鐘脈沖信號在緩沖器·單元等中緩沖，給與與負荷容量相適應的驅動能力，從而作為控制信號(開門信號)使用。圖12展示的是用以往的配置配線方法設計出的控制電路的草圖。另外，圖13展示的是以往的配置配線的概略流程圖。如圖12所示那樣，在進行配置配線的一個區段280中，設置著2個控制信號接收單元(例如鎖存器·單元)281、282和2個控制信號生成單元(例如緩沖器·單元)283、284。這種電路的配置配線是象如下這樣進行的。