[發明專利]半導體存儲器裝置及信息處理系統

無效

• 申請號: 02102432.4
• 申請日: 2002-01-21
• 公開（公告）號: CN1377040A
• 公開（公告）日: 2002-10-30
• 發明（設計）人: 內田敏也;小林広之
• 申請（專利權）人: 富士通株式會社
• 主分類號: G11C11/401
• 分類號: G11C11/401;G06F12/00
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 馮賡宣

技術領域

本發明涉及半導體存儲器裝置和信息處理系統，更具體地說，涉及縮短半導體存儲器裝置和信息處理系統的操作時間時間的技術。

背景技術

半導體存儲器裝置和控制該存儲器裝置的控制裝置彼此按位塊交換數據，每塊的位數是由例如OS(操作系統)之類應用軟件確定的。

在作為一個數據塊傳送的位數較少這樣的應用中，增大讀/寫數據量需要送入相應的大量命令。因此，能響應單一送入命令同時完成讀操作和預加載(precharge)操作的自動預加載型DRAM(動態隨機存取存儲器)和不需要預加載操作的SRAM(靜態RAM)等對這一目的是有用的。

下面將參考圖15和16來解釋這一點。

圖15(A)、15(B)和15(C)顯示不帶自動預加載功能的DRAM的操作，就是說，是一個非自動預加載型DRAM，這里一次讀出的數據位數是2。在非自動預加載型DRAM的情況中，如圖15(B)中所示，為了執行預加載操作，在訪問之后需要送入一個預加載命令(PRE1-PRE3)。在所示例子中，分別在第0、第2和第4基本時鐘脈沖(圖15(A)的前沿輸入讀命令(RD1-RD3)，分別在第1個、第3個和第5個時鐘脈沖的前沿輸入預加載命令(PRE1-PRE3)。作為輸入讀命令的因此，分別在第1、第3和第5時鐘脈沖的前沿從數據輸出端輸出2位的數據塊(Q11，Q12，Q21，Q22，Q31，Q32)，如圖15(C)中所示。

圖16(A)、16(B)和16(C)顯示一個能自動進行預加載操作的自動預加載型DRAM的操作，這里一次讀出的數據位數是2。如圖中所示，在自動預加載型DRAM的情況中，不需送入預加載命令，所以能連續地輸入讀命令(RD1-RD3)，如從圖16(B)中看到的那樣。再有，由于能縮短命令間的時間間隔，從數據輸出端輸出的數據(Q11，Q12，Q21，Q22，Q31，Q32)之間的時間間隔便小于圖15的情況，如從圖16(C)中看到的那樣。所以，與圖15中所示情況相比，能在一個較短的時間周期內讀出所有數據。

如前面解釋的那樣，當半導體存儲器裝置和它的控制裝置之間交換的數據位數少時，能自動進行預加載操作的裝置，例如自動預加載型DRAM，是很有用的，因為它保證有相對高的命令密度，并因此有較高的數據存取密度。

前面解釋的是半導體存儲器裝置和它的控制裝置之間交換的數據位數少的情況，在下文中將考慮數據位數多的情況。

圖17(A)、17(B)和17(C)說明一個自動預加載型DRAM的操作，這里與控制裝置交換的數據位數是8。在所示例子中，讀命令RD1(圖17(B))是在圖17(A)中所示第0基本時鐘脈沖的前沿輸入的，因此，如圖17(C)所示，從數據輸出端輸出讀出的數據。

圖18(A)、18(B)和18(C)說明一個自動預加載型DRAM的操作，這里與控制裝置交換的數據位數是8，而一次讀出的數據位數是2。

如圖中所示，在把一次能從中讀出2位的DRAM應用于一個與控制裝置交換的數據位數為8的系統時，需要輸入4個RD命令(RD1-RD4)。由于RD命令之間的時間間隔變短，于是產生了不方便之處，即在存取過程中其它裝置不能存取該DRAM。

在未審查日本專利公開(KOKAI)2-94194號和7-192458中還提出了一些半導體存儲器裝置，其中在寫操作時，同一數據被寫入多個存儲器存儲體(bank)，而在讀操作時，從不同的存儲器存儲體順序讀出數據，從而在讀操作過程中縮短了隨機存取時間。

圖19顯示這類半導體存儲器裝置中的一種時鐘同步型裝置的操作。該半導體存儲器裝置有4個存儲體BANK0至BANK3用于保持相同的數據。圖19以例說明在讀周期之間插入一個寫周期的情況。

讀命令RD1至RD6是與時鐘信號CLK(圖19中的(a))同步地順序提供的。響應讀命令RD1至RD6，這4個存儲器存儲體BANK0至BANK3依次操作(圖19中的(b))，于是按順序輸出讀出的數據Q1至Q6(圖19中的(c))。在所示例子中，存儲器存儲體BANK0至BANK3每個讀操作時間是4個時鐘周期，但由于存儲器存儲體BANK0至BANK3是并行操作，所以讀周期對應于1個時鐘周期。