[發(fā)明專利]半導(dǎo)體存儲器裝置及信息處理系統(tǒng)

無效

• 申請?zhí)枺?/td>: 02102432.4
• 申請日: 2002-01-21
• 公開（公告）號: CN1377040A
• 公開（公告）日: 2002-10-30
• 發(fā)明（設(shè)計(jì)）人: 內(nèi)田敏也;小林広之
• 申請（專利權(quán)）人: 富士通株式會社
• 主分類號: G11C11/401
• 分類號: G11C11/401;G06F12/00
• 代理公司: 中國國際貿(mào)易促進(jìn)委員會專利商標(biāo)事務(wù)所
• 代理人: 馮賡宣

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體存儲器裝置和信息處理系統(tǒng)，更具體地說，涉及縮短半導(dǎo)體存儲器裝置和信息處理系統(tǒng)的操作時(shí)間時(shí)間的技術(shù)。

背景技術(shù)

半導(dǎo)體存儲器裝置和控制該存儲器裝置的控制裝置彼此按位塊交換數(shù)據(jù)，每塊的位數(shù)是由例如OS(操作系統(tǒng))之類應(yīng)用軟件確定的。

在作為一個(gè)數(shù)據(jù)塊傳送的位數(shù)較少這樣的應(yīng)用中，增大讀/寫數(shù)據(jù)量需要送入相應(yīng)的大量命令。因此，能響應(yīng)單一送入命令同時(shí)完成讀操作和預(yù)加載(precharge)操作的自動預(yù)加載型DRAM(動態(tài)隨機(jī)存取存儲器)和不需要預(yù)加載操作的SRAM(靜態(tài)RAM)等對這一目的是有用的。

下面將參考圖15和16來解釋這一點(diǎn)。

圖15(A)、15(B)和15(C)顯示不帶自動預(yù)加載功能的DRAM的操作，就是說，是一個(gè)非自動預(yù)加載型DRAM，這里一次讀出的數(shù)據(jù)位數(shù)是2。在非自動預(yù)加載型DRAM的情況中，如圖15(B)中所示，為了執(zhí)行預(yù)加載操作，在訪問之后需要送入一個(gè)預(yù)加載命令(PRE1-PRE3)。在所示例子中，分別在第0、第2和第4基本時(shí)鐘脈沖(圖15(A)的前沿輸入讀命令(RD1-RD3)，分別在第1個(gè)、第3個(gè)和第5個(gè)時(shí)鐘脈沖的前沿輸入預(yù)加載命令(PRE1-PRE3)。作為輸入讀命令的因此，分別在第1、第3和第5時(shí)鐘脈沖的前沿從數(shù)據(jù)輸出端輸出2位的數(shù)據(jù)塊(Q11，Q12，Q21，Q22，Q31，Q32)，如圖15(C)中所示。

圖16(A)、16(B)和16(C)顯示一個(gè)能自動進(jìn)行預(yù)加載操作的自動預(yù)加載型DRAM的操作，這里一次讀出的數(shù)據(jù)位數(shù)是2。如圖中所示，在自動預(yù)加載型DRAM的情況中，不需送入預(yù)加載命令，所以能連續(xù)地輸入讀命令(RD1-RD3)，如從圖16(B)中看到的那樣。再有，由于能縮短命令間的時(shí)間間隔，從數(shù)據(jù)輸出端輸出的數(shù)據(jù)(Q11，Q12，Q21，Q22，Q31，Q32)之間的時(shí)間間隔便小于圖15的情況，如從圖16(C)中看到的那樣。所以，與圖15中所示情況相比，能在一個(gè)較短的時(shí)間周期內(nèi)讀出所有數(shù)據(jù)。

如前面解釋的那樣，當(dāng)半導(dǎo)體存儲器裝置和它的控制裝置之間交換的數(shù)據(jù)位數(shù)少時(shí)，能自動進(jìn)行預(yù)加載操作的裝置，例如自動預(yù)加載型DRAM，是很有用的，因?yàn)樗ＷC有相對高的命令密度，并因此有較高的數(shù)據(jù)存取密度。

前面解釋的是半導(dǎo)體存儲器裝置和它的控制裝置之間交換的數(shù)據(jù)位數(shù)少的情況，在下文中將考慮數(shù)據(jù)位數(shù)多的情況。

圖17(A)、17(B)和17(C)說明一個(gè)自動預(yù)加載型DRAM的操作，這里與控制裝置交換的數(shù)據(jù)位數(shù)是8。在所示例子中，讀命令RD1(圖17(B))是在圖17(A)中所示第0基本時(shí)鐘脈沖的前沿輸入的，因此，如圖17(C)所示，從數(shù)據(jù)輸出端輸出讀出的數(shù)據(jù)。

圖18(A)、18(B)和18(C)說明一個(gè)自動預(yù)加載型DRAM的操作，這里與控制裝置交換的數(shù)據(jù)位數(shù)是8，而一次讀出的數(shù)據(jù)位數(shù)是2。

如圖中所示，在把一次能從中讀出2位的DRAM應(yīng)用于一個(gè)與控制裝置交換的數(shù)據(jù)位數(shù)為8的系統(tǒng)時(shí)，需要輸入4個(gè)RD命令(RD1-RD4)。由于RD命令之間的時(shí)間間隔變短，于是產(chǎn)生了不方便之處，即在存取過程中其它裝置不能存取該DRAM。

在未審查日本專利公開(KOKAI)2-94194號和7-192458中還提出了一些半導(dǎo)體存儲器裝置，其中在寫操作時(shí)，同一數(shù)據(jù)被寫入多個(gè)存儲器存儲體(bank)，而在讀操作時(shí)，從不同的存儲器存儲體順序讀出數(shù)據(jù)，從而在讀操作過程中縮短了隨機(jī)存取時(shí)間。

圖19顯示這類半導(dǎo)體存儲器裝置中的一種時(shí)鐘同步型裝置的操作。該半導(dǎo)體存儲器裝置有4個(gè)存儲體BANK0至BANK3用于保持相同的數(shù)據(jù)。圖19以例說明在讀周期之間插入一個(gè)寫周期的情況。

讀命令RD1至RD6是與時(shí)鐘信號CLK(圖19中的(a))同步地順序提供的。響應(yīng)讀命令RD1至RD6，這4個(gè)存儲器存儲體BANK0至BANK3依次操作(圖19中的(b))，于是按順序輸出讀出的數(shù)據(jù)Q1至Q6(圖19中的(c))。在所示例子中，存儲器存儲體BANK0至BANK3每個(gè)讀操作時(shí)間是4個(gè)時(shí)鐘周期，但由于存儲器存儲體BANK0至BANK3是并行操作，所以讀周期對應(yīng)于1個(gè)時(shí)鐘周期。