[發明專利]半導體器件制造工藝

無效

• 申請號: 01802598.6
• 申請日: 2001-06-28
• 公開（公告）號: CN1388985A
• 公開（公告）日: 2003-01-01
• 發明（設計）人: 前川薰;星野聰彥;杉浦正仁;F·阿勒格雷蒂
• 申請（專利權）人: 東京威力科創股份有限公司
• 主分類號: H01L21/312
• 分類號: H01L21/312;H01L21/768
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 吳立明,梁永

背景技術

本發明一般來說涉及半導體器件，更具體而言，則涉及具有多層內聯結構的半導體器件的制造工藝。這種半導體器件采用低介電有機旋涂絕緣薄膜作為層間絕緣薄膜。

隨著高分辨率光刻技術的發展，目前的前沿半導體集成電路包含了極大量設置在一個基板上的半導體器件。在這種先進的半導體集成電路器件中，采用單層內部連接層已經不足以滿足基板上半導體器件內部連接的需要，因而實際上在基板上設置多層內聯結構，包括多個互相堆疊的內聯層，各層之間插入絕緣薄膜。

特別是，在多層內聯結構技術方面有了一項特別成果，即所謂的雙重鑲嵌(dual-damascene)工藝。典型的雙重鑲嵌工藝步驟包括，在層間絕緣薄膜上形成對應于預定內聯圖形的凹槽和接觸孔，用導電材料填充凹槽和接觸孔，形成預定的內聯圖形。

雙重鑲嵌工藝現有多種修正方案。圖1A～1F所示是用于形成多層內聯結構的一種典型的常規雙重鑲嵌工藝。

參照圖1A，Si基板10，其上裝有各種半導體器件，例如MOS(金屬-氧化物-硅)晶體管，圖中未表示。Si基板10上覆蓋一層層間絕緣薄膜11，例如CVD(化學汽相沉積)-SiO₂薄膜。層間絕緣薄膜11之上裝有內聯圖形12A。應該注意到，內聯圖形12A是嵌在絕緣薄膜12B之間的，這是形成于層間絕緣薄膜11之上的下一個層間絕緣薄膜。SiN及類似物質構成的刻蝕阻擋薄膜13用來覆蓋內聯圖形12A及層間絕緣薄膜12B所形成的內聯層12。而刻蝕阻擋薄膜13被另一個層間絕緣薄膜14所覆蓋，層間絕緣薄膜14又被另一個刻蝕阻擋薄膜15所覆蓋。

在所示的實例中，刻蝕阻擋薄膜15之上又形成一個層間絕緣薄膜16，層間絕緣薄膜16又被下一個刻蝕阻擋薄膜17所覆蓋。刻蝕阻擋薄膜15和17也被稱為“硬掩模”。

在圖1A的步驟中，在刻蝕阻擋薄膜17上形成了保護圖形18，并通過光刻圖形工藝，形成和預定接觸孔相對應的保護開口18A。將保護圖形18用作掩模，通過干法刻蝕工藝，除去刻蝕阻擋薄膜17。從而在刻蝕阻擋薄膜17中形成了一個和預定接觸孔相對應的開口。

其次，在圖1B的步驟中，刻蝕阻擋薄膜17下面的層間絕緣薄膜16須經反應離子刻蝕(RIE)工藝，在層間絕緣薄膜16上形成和預定接觸孔相對應的開口。進一步再除去保護圖形。如果層間絕緣薄膜16是有機薄膜，除去保護圖形與刻蝕層間絕緣薄膜16形成接觸孔16A的步驟同時進行。

其次，在圖1C的步驟中，在圖1B的結構上形成保護薄膜19。在其后的圖1D的步驟中，通過光刻圖形形成工藝，在保護薄膜19上形成圖形，從而形成和預定內聯圖形相對應的保護開口19A。形成保護開口19A的結果是露出了層間絕緣薄膜16上的開口16A。

在圖1D的步驟中，用保護薄膜19作為掩模，通過干法刻蝕工藝，除去由保護開口19A露出的刻蝕阻擋薄膜17，以及露出在開口16A底部的刻蝕阻擋薄膜15。在圖1E的步驟中，層間絕緣薄膜16和層間絕緣薄膜14同時形成圖形。形成圖形的結果是在層間絕緣薄膜16上形成了和預定內聯凹槽相對應的開口14A。因此形成了包含開口16A的開口16B。

其次，在圖1F的步驟中，用RIE工藝方法除去暴露于接觸孔14A處的刻蝕阻擋薄膜13，從而露出內聯圖形12A。此后，采用諸如Al層或Cu層之類的導體層，填滿內聯凹槽16A及開口14A，然后導體層須經化學機械拋光(CMP)工藝，形成內聯圖形20，內聯圖形20通過接觸孔14A與下面的內聯圖形12A保持電氣接觸。重復上述工藝步驟可同樣形成第三層及第四層內聯圖形。

一方面，通過設計規則小型化，常規的半導體器件可實現大集成密度及高性能。然而，采用精密的設計規則引起的問題是內聯電阻值及內部布線電容量增大，而且已經出現一種狀況，只要采用常規內聯材料，就很難進一步改進性能。因此，最近正在進行采用低電阻Cu作為內聯材料的研究，以及進一步研究用低介電系數材料制作層間絕緣薄膜，以降低內聯電容量。

特別是，近來先進的半導體集成電路趨向于構造采用具有低電阻特性的Cu替代常規使用的Al作為內聯圖形材料，來制造多層內聯結構，與此相結合采用低介電層間絕緣薄膜，并使用鑲嵌工藝。

由于前面說明的雙重鑲嵌工藝包括CMP工藝，用于這種雙重鑲嵌工藝的低介電材料除要求內部布線電容量小以外，還要求在剪切力、壓應力、并因此在附著力方面具有優良的機械特性。這一機械強度是用于雙重鑲嵌工藝的低介電絕緣薄膜所要求的最重要的參數之一。