[發明專利]非易失存儲器高速讀出用基準單元

無效

• 申請號: 01801049.0
• 申請日: 2001-05-14
• 公開（公告）號: CN1366677A
• 公開（公告）日: 2002-08-28
• 發明（設計）人: S·帕塔克;J·E·佩恩;J·帕塔克
• 申請（專利權）人: 愛特梅爾股份有限公司
• 主分類號: G11C16/28
• 分類號: G11C16/28;G11C7/06;G11C7/14
• 代理公司: 上海專利商標事務所
• 代理人: 趙國華

發明領域

本發明涉及與非易失半導體存儲器一起使用的讀出放大器。具體來說，涉及用于建立讀出放大器基準電壓的基準存儲單元結構。

背景技術

存儲器IC內用讀出放大器從存儲陣列內的目標存儲單元讀出數據。這些放大器通常分類為單端讀出放大器或差分式讀出放大器。單端讀出放大器通常用于每一存儲單元具有單個位的存儲器。每單元單個位的存儲器例子有EEPROM和閃存EPROM。這些每單元單個位的存儲器每一存儲單元僅存儲數據選項中真值和互補值其中之一。諸如SRAM這種每單元雙位的存儲器則有所不同，其每一存儲單元存儲數據選項中真值和互補值兩者。每一存儲單元具有數據選項中真值和互補值兩者，有利于并且加快存儲單元的讀出，因為可通過同時存取真值位和互補值位并簡單判定其中哪一個位具有較高電壓電位來識別所存儲數據選項。更為清楚地來說，SRAM用差分放大器來讀出每一存儲單元，并且一旦判定表示存儲單元內存儲真值數據和互補值數據的電壓失衡方向便識別存儲單元內存儲的邏輯狀態。而每單元單個位的存儲器則沒有知道所存儲數據選項這一開銷，因而其單端讀出電路便需要一種不同但更為關鍵的均衡途徑。

在非易失存儲器中用差分式讀出放大器，會在讀出速度方面提供很大推動，但每一存儲單元將需要2個存儲器存貯器件，一個用于真值數據，另一個用于互補值數據。這將減少存儲器容量至少50％。由于需要提供附加的位線、均衡電路、更為復雜的編程及擦除電路等來實施每存儲單元雙位結構，因而更為可能的是，這種容量減少會大得多。所以非易失存儲器通常用單端讀出放大器。

參照圖1，示出一適合與單個位存儲單元14一起使用的單端讀出電路12。目標單個位存儲單元14圖示為一單個浮動柵極晶體管16。讀出電路12通過讀出與目標存儲單元14耦合的讀出線18和與基準存儲單元22耦合的基準線20兩者之間的電位差來判定目標存儲單元14內存儲的邏輯狀態。讀出線18的電位取決于目標存儲單元14內所存儲數據的邏輯狀態，即邏輯高狀態或邏輯低狀態。通常，若讀出線18電位高于基準線20電位，目標存儲單元14便被作為具有邏輯低狀態讀出，而讀出線18電位低于基準線20，目標存儲單元14便被作為具有邏輯高狀態讀出。因而，將基準線20電壓電位保持在介于目標單元14邏輯高和邏輯低電壓電位的中間值很重要。

粗粗一看，顯然可用一穩恒的電壓發生器來產生線20的基準電壓，但這并非所希望的。讀出線18的電位不僅受到浮動柵極晶體管16的柵極電位的影響，還受到存儲器結構的影響。目標存儲單元14的電容性負載取決于其物理結構和其在一較大存儲陣列內的位置。這些電容性負載進而影響目標存儲單元14的電流源容量，由此影響讀出線18的電位。

所以，要致力于使基準線20反映這些電容性負載來更好地跟隨目標存儲單元16的邏輯高和邏輯低電壓。對目標存儲單元的邏輯高和邏輯低電壓的上述效應進行跟隨的典型方法是用另一存儲單元即基準存儲單元22來產生基準線20的電壓電位。之所以如此思路是因為基準存儲單元22具有與目標存儲單元14相類似的結構，其性能也類似于目標單元14。基準線20的電位因而取決于基準單元22的電流源值。

本領域公知用基準單元產生用于單端讀出電路的基準電壓的種種方法。上述方法其中某些在授予Sheen等人的美國專利U.S.Pat.No.5,572,474、授予Medlock等人的美國專利U.S.Pat.No.5,608,679以及授予Yoshida等人的美國專利U.S.Pat.No.5,642,308中均有討論。

但申請人發現，在基準線20上產生基準電壓的現行方法并非在該存儲器IC整個壽命內很穩定。部分原因是基準單元22用一浮動柵極晶體管26來產生該基準電壓。由于浮動柵極晶體管26對目標存儲單元14的浮動柵極晶體管16提供一較好的平衡所以基準單元22內用浮動柵極晶體管26是有好處的，但浮動柵極晶體管26所引入的另外的問題會使基準線20上產生正確的基準電壓很復雜。

因為基準單元22的閾值電壓本不應變化，所以基準單元22與用于改變主存儲器陣列中存儲單元14狀態的編程及擦除電路相隔離?？傊鶚嫵傻幕鶞蚀鎯卧谄涓訓艠O28上沒有電荷，而且其浮動柵極28上的電荷水平未被用于變動是因為它們未與任何編程或擦除電路連接。根據需要，基準單元的閾值電壓電平可通過調整其溝道區的襯底摻雜濃度來調節。