[實用新型]實時頻率自適應跳頻控制器

無效

• 申請號: 01219979.6
• 申請日: 2001-05-08
• 公開（公告）號: CN2468230Y
• 公開（公告）日: 2001-12-26
• 發明（設計）人: 姚富強;陳建忠;李永貴;張鎖敖;楊德保;李士起
• 申請（專利權）人: 中國人民解放軍總參謀部第六十三研究所
• 主分類號: H04K3/00
• 分類號: H04K3/00
• 代理公司: 江蘇省專利事務所
• 代理人: 夏平

本實用新型涉及一種無線通信抗干擾設備，特別是一種無線通信抗干擾用的實時頻率自適應跳頻控制器。

實時頻率自適應跳頻通信是軍事抗干擾通信技術研究近年來一直追求的目標，目前國內其它跳頻通信系統中還沒有類似的實時頻率自適應跳頻技術應用報道；國外雖有類似裝備，但大都是基于提前空閑信道搜索(FCS)的算法，實時性差、實用性不理想。

本實用新型的目的就是為了解決上述問題，提供一種實時性好、實用性理想的實時頻率自適應跳頻控制器。

本實用新型的技術解決方案：

一種實時頻率自適應跳頻控制器，其特征在于它主要由組織發送單元、接收解碼單元、中央處理器CPU、圖案發生器、參數保持單元、接口等部分組成，其中組織發送單元由發送移位寄存器、發送比特計數器、運算電路、數據分路器、發緩沖器、發送計數器、數據/信令合路器、控制信號合路器、發送先入先出存儲器組成，發送移位寄存器和比特計數器的輸入端分別連接發群路數據和發群路時鐘，發送移位寄存器的并行輸出連接到數據分路器的數據輸入口，發送比特計數器的脈沖輸出端連接到數據分路器的寫信號輸入口，發送比特計數器的并行輸出與運算電路的并行輸入端相連，數據分路器的并行數據輸出端分別與發緩沖器的數據端和數據/信令合路器的數據輸入端相連，數據分路器的控制輸出端接控制信號合路器的一個輸入端，發緩沖器的數據輸出端和數據/信令合路器的另一數據輸入端接中央處理器CPU的數據總線，數據/信令合路器的輸出接發送先入先出存儲器的并行數據輸入端，控制信號合路器的另一輸入端接外部控制信號，控制信號合路器的輸出分別接發送先入先出存儲器的寫信號輸入端和發送計數器的計數輸入端，發送計數器的輸出與運算電路的輸入端相連；接收處理單元由接收移位寄存器、接收比特計數器、延時電路、數據/信令分路器、信令解碼池、接收計數器、數據合路器、接收先入先出存儲器組成，接收移位寄存器和比特計數器的輸入端分別接收再生數據和收再生時鐘，接收移位寄存器的并行輸出接數據/信令分路器的輸入，接收比特計數器的脈沖輸出端連到數據/信令分路器的寫信號輸入口，接收比特計數器的并行輸出接延時電路的數據輸入端，延時電路的輸出端接數據/信令分路器控制輸入端，數據/信令分路器的數據輸出分別與信令解碼池的數據端和數據合路器的一個數據輸入端相連，數據/信令分路器的控制輸出端分別與接收計數器和與門的輸入相連，信令解碼池的數據輸出端和數據合路器的另一數據輸入端接中央處理器CPU的數據總線，數據合路器的輸出接接收先入先出存儲器的并行數據輸入端，與門的另一輸入端接外部寫控制信號，與門的輸出與接收先入先出存儲器的寫信號輸入端相連，接收計數器的輸出接延時電路的一個脈沖輸入端，延時電路的另一脈沖輸入端接收同步啟動信號；上述組織發送單元、接收解碼單元中的發緩沖器、發送先入先出存儲器、信令解碼池、接收先入先出存儲器共用系統的工作時鐘，CPU的地址總線和數據總線分別連接到跳頻圖案發生器PRG和參數保持單元的各相應輸入端。

本實用新型采用實時頻率自適應處理方法，不基于FCS方法，可在十分惡劣的干擾條件下，自動地實時地適應干擾環境，在實時性和抗干擾性等方面具有明顯優勢，屬國際先進。本實用新型突破了常規的跳頻設計思想，采用了實時頻率自適應跳頻算法，解決了同時抵抗跟蹤干擾和嚴重阻塞干擾的問題，技術先進，實時性強，通信無損傷，綜合抗干擾效果顯著，具有開創性，綜合水平優于國外同類設備。

下面結合附圖對本實用新型作進一步說明。

圖1是本實用新型的原理框圖。

圖2是本實用新型的電原理圖。