[實用新型]實時頻率自適應(yīng)跳頻控制器

無效

• 申請?zhí)枺?/td>: 01219979.6
• 申請日: 2001-05-08
• 公開（公告）號: CN2468230Y
• 公開（公告）日: 2001-12-26
• 發(fā)明（設(shè)計）人: 姚富強;陳建忠;李永貴;張鎖敖;楊德保;李士起
• 申請（專利權(quán)）人: 中國人民解放軍總參謀部第六十三研究所
• 主分類號: H04K3/00
• 分類號: H04K3/00
• 代理公司: 江蘇省專利事務(wù)所
• 代理人: 夏平

1、一種實時頻率自適應(yīng)跳頻控制器，其特征在于它主要由組織發(fā)送單元、接收解碼單元、中央處理器CPU、圖案發(fā)生器、參數(shù)保持單元、接口等部分組成，其中組織發(fā)送單元由發(fā)送移位寄存器、發(fā)送比特計數(shù)器、運算電路、數(shù)據(jù)分路器、發(fā)緩沖器、發(fā)送計數(shù)器、數(shù)據(jù)/信令合路器、控制信號合路器、發(fā)送先入先出存儲器組成，發(fā)送移位寄存器和比特計數(shù)器的輸入端分別連接發(fā)群路數(shù)據(jù)和發(fā)群路時鐘，發(fā)送移位寄存器的并行輸出連接到數(shù)據(jù)分路器的數(shù)據(jù)輸入口，發(fā)送比特計數(shù)器的脈沖輸出端連接到數(shù)據(jù)分路器的寫信號輸入口，發(fā)送比特計數(shù)器的并行輸出與運算電路的并行輸入端相連，數(shù)據(jù)分路器的并行數(shù)據(jù)輸出端分別與發(fā)緩沖器的數(shù)據(jù)端和數(shù)據(jù)/信令合路器的數(shù)據(jù)輸入端相連，數(shù)據(jù)分路器的控制輸出端接控制信號合路器的一個輸入端，發(fā)緩沖器的數(shù)據(jù)輸出端和數(shù)據(jù)/信令合路器的另一數(shù)據(jù)輸入端接中央處理器CPU的數(shù)據(jù)總線，數(shù)據(jù)/信令合路器的輸出接發(fā)送先入先出存儲器的并行數(shù)據(jù)輸入端，控制信號合路器的另一輸入端接外部控制信號，控制信號合路器的輸出分別接發(fā)送先入先出存儲器的寫信號輸入端和發(fā)送計數(shù)器的計數(shù)輸入端，發(fā)送計數(shù)器的輸出與運算電路的輸入端相連；接收處理單元由接收移位寄存器、接收比特計數(shù)器、延時電路、數(shù)據(jù)/信令分路器、信令解碼池、接收計數(shù)器、數(shù)據(jù)合路器、接收先入先出存儲器組成，接收移位寄存器和比特計數(shù)器的輸入端分別接收再生數(shù)據(jù)和收再生時鐘，接收移位寄存器的并行輸出接數(shù)據(jù)/信令分路器的輸入，接收比特計數(shù)器的脈沖輸出端連到數(shù)據(jù)/信令分路器的寫信號輸入口，接收比特計數(shù)器的并行輸出接延時電路的數(shù)據(jù)輸入端，延時電路的輸出端接數(shù)據(jù)/信令分路器控制輸入端，數(shù)據(jù)/信令分路器的數(shù)據(jù)輸出分別與信令解碼池的數(shù)據(jù)端和數(shù)據(jù)合路器的一個數(shù)據(jù)輸入端相連，數(shù)據(jù)/信令分路器的控制輸出端分別與接收計數(shù)器和與門的輸入相連，信令解碼池的數(shù)據(jù)輸出端和數(shù)據(jù)合路器的另一數(shù)據(jù)輸入端接中央處理器CPU的數(shù)據(jù)總線，數(shù)據(jù)合路器的輸出接接收先入先出存儲器的并行數(shù)據(jù)輸入端，與門的另一輸入端接外部寫控制信號，與門的輸出與接收先入先出存儲器的寫信號輸入端相連，接收計數(shù)器的輸出接延時電路的一個脈沖輸入端，延時電路的另一脈沖輸入端接收同步啟動信號；上述組織發(fā)送單元、接收解碼單元中的發(fā)緩沖器、發(fā)送先入先出存儲器、信令解碼池、接收先入先出存儲器共用系統(tǒng)的工作時鐘，CPU的地址總線和數(shù)據(jù)總線分別連接到跳頻圖案發(fā)生器PRG和參數(shù)保持單元的各相應(yīng)輸入端。

2、按權(quán)利要求1所述的實時頻率自適應(yīng)跳頻控制器，其特征在于所述組織發(fā)送單元和接收處理單元或采用分立的元件或分立集成電路組成，或采用超大規(guī)模的現(xiàn)場可編程器件FPGA構(gòu)成，其內(nèi)部連接結(jié)構(gòu)與權(quán)利要求1中的連接相同，發(fā)送單元和接收處理單元的各組成電路與外部CPU、跳頻圖案發(fā)生器PRG、參數(shù)保持單元NVRAM及接口電路的連接通過可編程邏輯器件FPGA的對應(yīng)輸入輸出端口相連，其連接結(jié)構(gòu)亦與權(quán)利要求1中的連接相同。