[發明專利]用于SONET的帶內FEC編碼器

無效

• 申請號: 01143829.0
• 申請日: 2001-12-14
• 公開（公告）號: CN1361604A
• 公開（公告）日: 2002-07-31
• 發明（設計）人: 邁克·雷;克拉拉·巴龍塞利
• 申請（專利權）人: 美國阿爾卡塔爾資源有限合伙公司
• 主分類號: H04B10/12
• 分類號: H04B10/12;H03M13/00
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 李德山

技術領域

本發明涉及光通信系統，尤其涉及在這些網絡中的前向糾錯(FEC)功能。

背景技術

由于SONET和SDH的數據率達到了2.5Gbps或更高，因此它們需要通過長光纜傳輸。這使得不僅檢測傳輸中的誤差，而且糾正這些誤差以便防止要求保護倒換的頻繁誤差條件越來越重要。

在1998年，包括本發明的申請人在內的ANSI?T1X1.5技術小組啟動了一項開發一種帶內前向糾錯(FEC)算法的標準用于SONET傳輸設備的工作。(在本申請的下文中稱這個標準為“標準”)。這個草案描述了在現有的SONET總開銷內傳輸FEC校驗位和狀態/控制位的帶內FEC標準。

SONET標準的范圍包括OC-48和OC-192。對于一個STS-48分組，這個標準能提供每行每位片多達3個糾錯。對于一個STS-48幀，能提供3×9行×8位＝216位糾錯。整形(conforming)電路也應能檢測無法糾正的誤差條件(即，當每行每位片超過3個誤差時)。從概念上講，FEC層下降到低于線路層(line?layer)，而且為線路層提供“糾正服務”。詳情參見這個申請中包含的標準。

目前存在適用于SONET和SDH的預期的帶內FEC電路和方法，它能滿足所提出的這些標準的要求，而且在電路區域和編解碼時間上能提供最佳性能。這個電路和方法應能工作于OC-48和OC-192數據率，禁止使用OC-12數據，還應滿足這些標準的等待時間要求，而且最好應用于高數據率。

發明內容

本發明實現了作為帶內FEC編碼器電路的技術優勢，該編碼器電路包括多個位FEC編碼器。通過編碼電路的總時延被標稱。該編碼器電路包括一個控制塊，一個校驗位生成器塊，一個控制器狀態機塊，一個FSI位插入塊，兩個不同的插入校驗位的功能塊，以及一個選擇功能塊。這些功能塊滿足SONET標準T1X1.5/99-218R3以及SDH標準ITU-T.G.707/Y.1322。并且可以利用OC-48以及OC-192數據工作。在一個實施例中，通過該編碼系統的總時延僅為14ms。

附圖說明

圖1A為10Gbit/s?SONET?ADM(加/減MUX)的總體方框圖，其中描述了本發明的FEC的存在；

圖1B描述了FEC的生成；

圖1C描述了FEC的終止；

圖1D為根據本發明用于SONET的前向糾錯(FEC)系統的總體方框圖；

圖2為FEC編碼器的頂層方框圖；

圖3為FEC位片編碼器的方框圖；

圖4為FEC編碼器的方框圖；

圖5為FEC解碼器的頂層方框圖；

圖6為位解碼器的方框圖；

圖7為FEC位片解碼器的方框圖；

圖8為校驗位生成器電路的方框圖；

圖9為圖8的校驗位生成器的信號時序圖；

圖10A為校正子1計算電路的方框圖；

圖10B為校正子3計算電路的方框圖；

圖10C為校正子5計算電路的方框圖；

圖11示意了校正子G5(α⁵)計算電路的計算過程；

圖12為校正子G3(α³)的計算過程；

圖13示意了G3(x)校正子計算的計算過程；

圖14為sigma3計算電路的方框圖；

圖15為sigma2計算電路的另一方框圖；

圖16A為Chien搜索頂層糾錯電路的方框圖；

圖16B為CHIEN_SEARCH_1部件的方框圖；

圖16C為CHIEN_SEARCH_CB部件的方框圖；

圖18描述了平方電路的公式；

圖17描述了圖18的平方電路的計算過程；

圖19描述了乘法器電路的計算過程；

圖20描述了為G1(x)實現4位并行LFSR的電路；

圖21描述了為G3(x)實現4位并行LFSR的電路；

圖22描述了為G5(x)實現4位并行LFSR的電路；

圖23描述了為G(x)實現4位并行LFSR的電路；

圖24描述了圖23電路的計算過程；

圖25描述了加4的伽羅瓦域向量生成器電路的計算過程；以及

圖26描述了用于FEC解碼的反向GF(2¹³)串行向量生成器。

具體實現方式