[發(fā)明專利]在槽內(nèi)形成襯墊的方法有效
| 申請?zhí)枺?/td> | 01143586.0 | 申請日: | 2001-12-13 |
| 公開(公告)號: | CN1359146A | 公開(公告)日: | 2002-07-17 |
| 發(fā)明(設計)人: | 阿恩·W·巴蘭坦;杰弗里·S·布朗;杰弗里·D·吉爾伯特;詹姆斯·J·圭恩利萬;詹姆斯·A·斯林克曼;安東尼·C·斯佩蘭扎 | 申請(專利權(quán))人: | 國際商業(yè)機器公司 |
| 主分類號: | H01L21/76 | 分類號: | H01L21/76;H01L21/762 |
| 代理公司: | 北京市柳沈律師事務所 | 代理人: | 黃小臨,王志森 |
| 地址: | 美國*** | 國省代碼: | 暫無信息 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 形成 襯墊 方法 | ||
技術(shù)領(lǐng)域
本發(fā)明涉及一種半導體制造技術(shù),具體涉及一種在半導體制造過程中在槽內(nèi)形成襯墊的方法。
背景技術(shù)
為了實現(xiàn)防止載流子經(jīng)過基板滲透到相鄰元件的目的,在集成電路內(nèi)形成隔離結(jié)構(gòu)。例如,在標準CMOS(補償型金屬氧化物半導體)晶體管工藝中,在半導體基板內(nèi)刻蝕隔離槽,并通過氧化在槽內(nèi)形成襯墊(liner)。為了諸多原因進行襯墊氧化,該原因包括:對槽的彎角的圓化,以提供更好的擊穿特性;高質(zhì)量介電層的形成;形成易于填充的槽結(jié)構(gòu);對來自RIE(反應離子刻蝕)的損傷的鈍化;摻雜效應的最小化;以及對槽隔離的電學特性的提高。
歷史上,標準分批處理爐(batch?furnace)工藝被用于執(zhí)行襯墊氧化。這種工藝一般提供一些圓的襯墊彎角,還在槽的側(cè)壁上提供較高質(zhì)量的氧化物。然而,通過標準分批處理爐工藝生長的氧化物不是特別相似。具體地,氧化物一般形成面包塊形結(jié)構(gòu)。而這使得側(cè)壁生長后殘余的槽在一定程度上難以通過當前可用的沉積工藝填充。另外,雖然使用標準分批處理爐工藝后一些圓的彎角確實出現(xiàn)了,但是這種圓角不足以滿足當前現(xiàn)有技術(shù)的器件的需要。
發(fā)明內(nèi)容
本發(fā)明提供一種用于在槽內(nèi)形成襯墊的方法,該襯墊在槽的頂部和底部具有改善的圓角并且具有相似的結(jié)構(gòu)。具體地,本發(fā)明的方法包括在槽內(nèi)形成襯墊,其中該襯墊在槽的頂部和底部具有圓角,并且該方法包括通過快速熱氧化形成襯墊。
另外,本發(fā)明涉及通過以上公開的方法形成的襯壁槽。通過本發(fā)明獲得的襯墊沿槽的側(cè)壁具有均勻的生長并具有減小的應力。
簡單地通過對實現(xiàn)本發(fā)明的優(yōu)選模式的說明,從以下被圖示和描述為本發(fā)明優(yōu)選實施例的詳細描述中,本發(fā)明的其它目的和優(yōu)點對本領(lǐng)域技術(shù)人員將容易變得清楚。將意識到的是,本發(fā)明可以有其它不同的實施例,并且,在多個顯而易見的方面上,在不脫離本發(fā)明范圍的前提下,其若干細節(jié)可以被修改。因而,該描述在本質(zhì)上應被理解為說明性的而非限制性的。
附圖說明
圖1-4是通過本發(fā)明的方法獲得的襯墊槽的SEM(掃描電鏡)照片;以及
圖5-13是在各制造階段中根據(jù)本發(fā)明的結(jié)構(gòu)的示意性圖。
具體實施方式
本發(fā)明的方法涉及在槽中形成襯墊。將參照附圖以及在半導體基板上對STI(淺槽隔離)結(jié)構(gòu)的形成,舉例說明本發(fā)明的方法。然而,應當理解的是,本發(fā)明可用于在各種槽中形成襯墊,而不限于STI。
具體地,參照圖5,示出了一種結(jié)構(gòu),該結(jié)構(gòu)包括一例如硅的半導體基板1、一例如氧化硅的具有約100埃的典型厚度的第一緩沖絕緣層2、以及一例如氮化硅的具有約800埃的典型厚度的第二緩沖絕緣層3。
為了形成槽,一般的方法是在基板上制備一掩蔽層5(見圖6),然后去除掩蔽層的選定部分。在掩蔽層5上形成的構(gòu)圖的標稱寬度Wo的一個例子是約0.3微米。
圖7顯示去除緩沖絕緣層3、緩沖絕緣層2和下部基板1的顯露部分,以形成槽6。在淺槽情形下,在基板1內(nèi)的最大深度一般為約0.5微米??涛g還導致層3的側(cè)部侵蝕(PB),層3一般為約30埃至約300埃,優(yōu)選地為約75埃至約200埃,典型優(yōu)選示例為約200埃。過小的半徑導致氧化過程中摻雜劑的損耗或積累(取決于鄰近溝道的設計以及阱摻雜劑的種類),以及因頂部隔離槽彎角的銳利程度引起的相關(guān)CMOS?FET器件的閾值電壓-Vt-的變化。
在形成槽以后,接著根據(jù)本發(fā)明的方法形成襯墊8。
具體地,該結(jié)構(gòu)經(jīng)歷快速熱氧化。見圖8??焖贌嵫趸瘍?yōu)選地在約900至約1300℃的溫度進行,更優(yōu)選地在約1050至約1200℃。該過程通常進行不到3分鐘,更一般地為約1秒至3分鐘以下,優(yōu)選地為約20秒至約1分鐘,這取決于襯墊的所需厚度和具體采用的溫度。應當理解的是,時間與溫度成反比。也即,溫度越高,給定厚度所需的時間越短。
快速熱氧化優(yōu)選地是在蒸汽環(huán)境中進行的濕法快速熱氧化工藝。一般含有的蒸汽量為約0.5%至約50%,而優(yōu)選地為約2%至約33%。
襯墊一般具有厚達約500埃的厚度,更一般地為約40埃至約500埃,而優(yōu)選地為約225埃至450埃。
襯墊的彎角一般具有約30埃至約300埃的曲率半徑(見圖9),優(yōu)選地為約75埃至約150埃。
沿槽的側(cè)壁,本發(fā)明的工藝隨著均勻的生長提供了較相似的層。
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H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





