[發(fā)明專利]在半導(dǎo)體晶片中制造器件的增強淀積控制

無效

• 申請?zhí)枺?/td>: 01143423.6
• 申請日: 2001-12-26
• 公開（公告）號: CN1362727A
• 公開（公告）日: 2002-08-07
• 發(fā)明（設(shè)計）人: 伊藤信哉
• 申請（專利權(quán)）人: 日本電氣株式會社
• 主分類號: H01L21/318
• 分類號: H01L21/318;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 朱進桂

技術(shù)領(lǐng)域

本發(fā)明涉及在半導(dǎo)體晶片中制造器件的增強淀積控制的方法。

背景技術(shù)

半導(dǎo)體工藝不斷發(fā)展的趨勢，是建立具有更多和/或更快的半導(dǎo)體器件的集成電路。這種超大規(guī)模集成的趨向?qū)е缕骷碗娐妨慵牟粩嗑o縮。在這種趨勢中，半導(dǎo)體器件的制造涉及在半導(dǎo)體晶片上淀積氮化硅層，以保護下層結(jié)構(gòu)。

氮化硅層的各種淀積技術(shù)是已知的。一種這類技術(shù)被揭示在美國專利No.6060393中，其中，氮氧化硅層是采用等離子體增強的化學(xué)汽相淀積(PECVD)處理而淀積的，并被用作局部互連的蝕刻停止層。另一技術(shù)被揭示在美國專利No.5997757，其中，氮化硅層是采用低壓化學(xué)汽相淀積(LPCVD)處理，淀積一小時以上。

發(fā)明內(nèi)容

本發(fā)明的目的是在現(xiàn)有的淀積技術(shù)之上，提供一種在時間和/或改善下層結(jié)構(gòu)中的電子遷移率方面，增強淀積控制的方法。

根據(jù)本發(fā)明，提供一種增強的淀積控制的方法，它包括在半導(dǎo)體晶片的襯底內(nèi)形成至少一個器件，和在反應(yīng)器中以至少約10⁴Pa的壓力，在晶片上淀積氮化硅層。

本發(fā)明的上述和其他目的、特點和優(yōu)點，通過下面結(jié)合附圖對本發(fā)明示范實施例的更具體描述，將變得更清楚。圖中所示不是必須的尺度，而是側(cè)重于說明發(fā)明的原理。

附圖說明

圖1A至1C描繪了在采用增強淀積控制形成氮化硅層，然后形成疊加的介電層期間，半導(dǎo)體晶片的一部分的斷面；

圖2A至2C描繪了圖1C的部分，即隨后形成穿越介電層和氮化硅層的局部互連；

圖3描繪了n-溝道金屬氧化物半導(dǎo)體場效應(yīng)管的導(dǎo)通(ON)驅(qū)動電流與截止(OFF)電流的關(guān)系特性；

圖4描繪P-溝道金屬氧化物半導(dǎo)體場效應(yīng)管的導(dǎo)通(ON)驅(qū)動電流與截止(OFF)電流的關(guān)系特性；

圖5描繪在疊加的氮化硅層內(nèi)部，導(dǎo)通驅(qū)動電流隨不同應(yīng)力的變化；

圖6描繪[跨導(dǎo)×柵極長度Lg]隨不同柵極長度的變化；

圖7A至7C描繪在采用增強淀積控制形成氮化硅層，然后形成疊加的介電層的期間，半導(dǎo)體晶片的一部分的斷面；

圖8描繪無氮化硅層的n-溝道金屬氧化物半導(dǎo)體場效應(yīng)管的柵極電容隨柵極電壓的變化；

圖9描繪根據(jù)第一比較范例的半導(dǎo)體晶片的一部分的斷面；

圖10A-C描繪根據(jù)第二比較范例的半導(dǎo)體晶片的一部分的斷面；

圖11描繪根據(jù)第一比較范例的n-溝道金屬氧化物半導(dǎo)體場效應(yīng)管的導(dǎo)通驅(qū)動電流與截止電流的關(guān)系特性；

圖12描繪對于根據(jù)第二比較范例的n-溝道金屬氧化物半導(dǎo)體場效應(yīng)管，不同的柵極電壓與變化的柵極電容的關(guān)系。

具體實施方式

下面所描述的過程步驟和結(jié)構(gòu)，并不是在半導(dǎo)體晶片上制造集成電路的完整流程。本發(fā)明可結(jié)合技術(shù)上通用的集成電路制造技術(shù)來實施，這里只包括為理解本發(fā)明所必要的一些共同的實際處理步驟。表示制造過程中的器件部分的斷面圖，未畫出比例尺度，所畫的是為了以圖形說明本發(fā)明的特征。

根據(jù)本發(fā)明的示范實施例，提供有一種增強淀積的處理，它用在雙層介電結(jié)構(gòu)的制造中，能在某種意義上改善下層單個或多個器件的性能。雙層介電結(jié)構(gòu)包括氮化硅層9和疊加介電層10(見圖1C)。例如，雙層介電結(jié)構(gòu)包括疊加在薄的氮化硅層9上的厚的介電層10。根據(jù)本發(fā)明的實施例，在氮化硅層9的淀積過程中，被監(jiān)視和控制的淀積壓力，已維持在至少約10⁴Pa。

圖1A描繪在包括氮化硅層9的雙層介電結(jié)構(gòu)形成之前，半導(dǎo)體晶片的一部分的斷面。如圖所示，這部分包括硅襯底1，其中已形成一個或多個器件。在襯底1內(nèi)形成場氧化物區(qū)2，用來使器件絕緣。這部分還包括柵極6，它是具有形成在襯底1內(nèi)的源區(qū)8a和漏區(qū)8b的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的一部分。如圖所示，柵極6被形成在柵極氧化物層3上，在柵極氧化物層3的下面有溝道形成在源和漏區(qū)8a和8b之間。柵極氧化物層3被形成在襯底1上。在一個示范性實施例中，柵極氧化物層3是厚度為2nm的氮氧化硅(SiO_XN_Y)薄膜。柵極6包攙雜的多晶硅(以下稱為多晶硅)層4。在實施例中，多晶硅層4的厚度大約150nm，柵極6也包括形成在多晶硅層4上的任選的導(dǎo)電硅化物層5。另外，在實施例中，柵極6有0.1μm的柵極長度Lg。柵極長度Lg是柵極6的尺度，是在源和漏區(qū)8a和8b橫越溝道彼此分隔的方向計量的長度。氧化物隔離膜7例如二氧化硅(SiO₂)，被形成在柵極6的垂直側(cè)表面或壁面上。