[發明專利]非易失半導體存儲裝置

有效

• 申請號: 01137244.3
• 申請日: 2001-09-20
• 公開（公告）號: CN1346130A
• 公開（公告）日: 2002-04-24
• 發明（設計）人: 柴田升;田中智晴
• 申請（專利權）人: 株式會社東芝
• 主分類號: G11C11/34
• 分類號: G11C11/34;G11C16/00;H01L27/10
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 羅亞川

本申請具有2000年9月28日提交的在先日本專利申請No.2000-297443的優先權，其全部內容已被引證在本申請中。

本發明涉及半導體存儲裝置，例如可以電重寫的非易失半導體存儲裝置。

作為可以電重寫的非易失半導體存儲裝置，提出了使用EEPRON的NAND型快速存儲器。該NAND型快速存儲器與相鄰配置的多個存儲單元的源極、漏極串聯連接，該串聯連接的多個存儲單元作為1單位與位線連接。在該NAND型快速存儲器中，對于按行方向配置的全部單元或半數單元，一起進行寫入或讀出。近來，又開發了在NAND型快速存儲器的1個單元中存儲多個數據的多值存儲器。

然而，該種類的非易失半導體存儲裝置，具有稱為存儲了用于保密的識別代碼等的ROM塊(ROM?BLOCK)的存儲元件區域。該ROM塊由特別指令進行選擇，該ROM塊被分配為救濟存儲單元陣列的不良單元的冗長單元的一部分。因此，當在該冗長單元的一部分中存在不良時，則會出現不能使用ROM塊的問題。

而且，ROM塊使用冗長單元的一部分。因而，難于根據需要將ROM塊設定在禁止寫入和禁止擦除。

NAND型快速存儲器具有多個塊(block)，用該塊單位擦除數據。具有不良單元的不良塊，替換為冗余塊。但是，在冗余數以上具有不良塊時，將作為仍存留不良塊的部分優良品(一部分良品)出廠。這時，為了識別不良塊，在不良塊的最前面數位寫入數據“0”，當選取不良塊時，即輸出數據“0”。然而，在不良塊的單元中不一定寫入或不寫入數據“0”。這時，盡管大部分存儲單元是正常的，也必須廢棄該產品。因此，導致了成品率降低。

因此，在能夠可靠存儲用于保密的信息，但在部分存儲器中有不良塊的情況下，希望能有可以準確識別該不良塊的半導體存儲裝置。

本發明的半導體存儲裝置包含：具有第1、第2存儲區域的存儲單元陣列，上述第1存儲區域具有由地址信號選擇的多個存儲元件，上述第2存儲區域具有由控制信號選擇的多個存儲元件；具有第1熔絲元件的控制電路，當上述控制電路切斷了上述第1熔絲元件時，則禁止相對于上述第2存儲區域的寫入和擦除的至少其中之一。

圖1是表示本發明第1實施例的半導體存儲裝置的構成圖。

圖2是表示圖1所示存儲單元陣列1和數據存儲部2的電路圖。

圖3A、B是表示存儲單元和選擇晶體管的斷面圖。

圖4是表示存儲單元陣列中的1個NADN單元的斷面圖。

圖5是表示圖2所示數據存儲電路的電路構成。

圖6A、6B、6C、6D是各方式的寫入地址和I/O端子的關系圖。

圖7A、7B是圖1所示前置譯碼器和列式RD譯碼器的動作圖。

圖8A、B、C是表示圖1所示CG驅動電路的電路圖，圖8D是表示圖8C的動作圖。

圖9A表示圖1所示陣列塊電路的動作，圖9B表示鎖存電路。

圖10是圖1所示塊RD譯碼電路的動作圖。

圖11是圖1所示塊譯碼器的動作圖。

圖12是表示塊選擇電路的電路圖。

圖13是表示圖12的動作的波形圖。

圖14是存儲單元陣列的物理映象圖。

圖15A是表示圖1所示禁止寫入電路15a的電路圖，圖15B是表示禁止擦除電路15b的電路圖。

圖16是4值數據的寫入方法圖。

圖17A是存儲單元數據與寫入和讀出數據的關系圖，圖17B、17C是說明寫入次數圖。

圖18是升壓寫入方法的寫入特性圖。

圖19是表示程序動作順序的波形圖。

圖20是表示倍速程序動作順序的波形圖。

圖21是表示第1頁的程序動作的流程圖。

圖22是表示第1頁的程序動作的流程圖。

圖23是表示在第1頁程序時的順序的波形圖。

圖24是第1頁的程序校驗讀出動作圖。

圖25是表示程序校驗讀出的順序的波形圖。

圖26A、26B、26C是第2頁的程序校驗讀出的動作圖。

圖27是表示在內部數據裝入時的順序的波形圖。

圖28是不第2頁第1校驗讀出時的順序的波形圖。

圖29是表示讀出動作順序的波形圖。

圖30是表示倍速讀出動作順序的波形圖。

圖31是概略表示讀出動作的流程圖。

圖32是第2頁的讀出動作圖。

圖33A、圖33B是第1頁的讀出動作圖。

圖34是表示第2頁的讀出動作順序的波形圖。

圖35是表示第1頁的讀出動作順序的波形圖。