[發明專利]半導體器件及其制造方法

無效

• 申請號: 01133032.5
• 申請日: 2001-09-14
• 公開（公告）號: CN1347159A
• 公開（公告）日: 2002-05-01
• 發明（設計）人: 松尾浩司
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/772
• 分類號: H01L29/772;H01L27/092;H01L21/28;H01L21/336
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 杜日新

發明區域

本發明涉及一種半導體器件及其制造方法，特別是涉及改進N型MIS晶體管和P型MIS晶體管的柵電極。

技術背景

為了提高MIS晶體管的性能，需要使器件微細化。現在作為柵絕緣膜使用的硅氧化膜，由于介電常數低，因而存在柵絕緣膜的電容不能增大的問題。并且，作為柵電極使用的多晶硅，由于電阻率高，因而不能達到降低電阻的問題。對于各個問題，已經提出有關柵絕緣膜使用高介質材料，有關柵電極使用金屬材料的方案。

可是，這些材料與現在使用的材料比較，存在耐熱性差的缺點。因此，提出鑲嵌柵極技術，作為在進行高溫處理以后，形成柵絕緣膜和柵電極方面一種可行的技術。

采用鑲嵌柵極技術埋入金屬作為柵電極時，在N型和P型MIS晶體管或MISFET中，柵電極由于是單一的金屬，其電極的功函數固定。因此，不可能象多晶硅柵一樣，分開制作N型和P型上的柵電極而獲得適當閾值。所以，需要由N型、P型上不同的材料分開制作金屬柵電極的雙金屬柵工藝。

本發明人等申請已經申請分開制作N型和P型上不同的金屬柵電極的技術(特愿平11-124405號)。參照圖5(a)～圖8(j)說明按照該申請中所記載的制造方法形成的半導體器件的制造步驟。

首先，如圖5(a)所示，硅襯底100上采用STI技術，形成器件隔離區域101。接著，采用氧化技術、CVD技術、光刻技術，并且RIE技術，形成例如，約6nm的柵氧化膜102、約150nm的多晶硅103、約50nm的氮化硅膜104的疊層構造構成的虛擬柵極構造，作為將來要除去的虛擬柵極。而且，采用離子注入技術形成延伸擴散層區域105，利用CVD技術和RIE技術形成由氮化硅膜構成的寬度約40nm的柵極側壁106。

接著，如圖5(b)所示，采用離子注入技術，形成源/漏擴散層107以后，使用硅化物工藝技術，以虛擬柵極為掩模，只在源/漏區域內形成約40nm的鈷或鈦等硅化物膜108。

接著，如圖5(c)所示，作為層間膜109，例如用CVD法淀積硅氧化膜后，通過采用CMP技術對硅氧化膜進行平坦化，使虛擬柵極上的氮化硅膜104、柵極側壁106的表面露出來。

接著，如圖6(d)所示，例如用磷酸對層間膜109，選擇性除去虛擬柵極上部的氮化硅膜104。這時，也將柵極側壁的柵極側壁106蝕刻到大約多晶硅103的高度。接著，例如采用游離基原子蝕刻技術，對由層間膜109、氮化硅膜構成的柵極側壁106選擇性除去虛擬柵極的多晶硅103。溝的底部形成虛擬的柵氧化膜102。

接著，如圖6(e)所示，通過氫氟酸等濕法處理，除去虛擬的柵氧化膜102，使柵極形成部分全部開窗口。

于是，全面形成例如，由氧化鉿膜構成的柵絕緣膜111作為高介質絕緣物。

接著，如圖6(f)所示，采用CVD法或濺射法，全面形成例如，鉿氮化物膜112作為功函數小于4.6eV的金屬，希望厚度約為10nm以下。

以上的圖5(a)～圖6(f)的步驟，雖然對N型MIS晶體管形成區域和P型MIS晶體管形成區的雙方進行，但是附圖上僅示出一方的區域。從此以后的步驟，N型MIS晶體管(N型MISFET)形成區域和P型MIS晶體管(P型MIFET)形成區域的雙方，則都表示在附圖上。

接著，如圖7(g)所示，采用光刻技術，只打開P型MIS晶體管區域的光刻膠113窗口。

如圖7(h)所示，進行采用過氧化氫的濕式蝕刻法，僅除去P區域的鉿氮化物膜112。這時柵絕緣膜111是鉿氮化物膜，但因該膜不溶于雙氧水，所以不被蝕刻。

接著，如圖8(i)所示，除去光刻膠113后，例如淀積鉭氮化物膜114最低約10nm，作為功函數大于4.6的材料。

接著，如圖8(j)所示，利用濺射法或CVD法等，全面淀積鋁115作為低電阻材料，接著通過對鋁進行CMP，將鋁115埋入柵極溝內。

通過以上說明的制造步驟，完成N型具有鉿氮化物膜112和鉭氮化物114及鋁115的疊層，P型具有鉭氮化物114及鋁115疊層的柵電極構造的CMISFET。因此，N型電極的功函數為4.6V以下，P型電極的功函數為4.6V以上，就可以使其閾值適當。

但是，這種構造中也存在問題。圖9只是分別放大N型MISFET和P型MISFET的柵電極部分的圖。在N型MISFET中，作為柵電極的鋁寬度L_AL以下式