[發明專利]可縮短測試時間的半導體存儲裝置

無效

• 申請號: 01132592.5
• 申請日: 2001-09-07
• 公開（公告）號: CN1363935A
• 公開（公告）日: 2002-08-14
• 發明（設計）人: 伊藤孝
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: G11C29/00
• 分類號: G11C29/00
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 劉宗杰,梁永

1.一種半導體存儲裝置，具有動作模式、正常模式和測試模式，該半導體存儲裝置包括：

包括行列狀配置的多個存儲器單元MC的存儲器單元陣列(14)；

沿所述列方向配置、對所述多個存儲器單元進行數據寫入和讀出的多條位線(BL0～BL2，/BL0～/BL2)；

沿所述行方向配置、選擇所述多個存儲器單元中的特定存儲器單元的多條字線(WL0～WLn)，

其中，所述多條字線(WL0～WLn)被分成第1～第4的字線組，

所述第1字線組包括：當m為非負整數時，以所述多條字線中的第1字線(WL3)作為第1開始數，對應于4m+1的字線(WL3，WL7)，

所述第2字線組包括：以所述第1字線作為第1開始數，對應于4m+2的字線(WL4)，

所述第3字線組包括：以所述第1字線作為第1開始數，對應于4m+3的字線(WL5)，

所述第4字線組包括：以所述第1字線作為第1開始數，對應于4m+4的字線(WL6)，

半導體存儲裝置還包括：在所述測試模式時，根據所述地址信號，以所述第1～第4字線組作為激活單位，激活所述多條字線的行解碼電路(10)。

2.如權利要求1的半導體存儲裝置，對應于所述多條位線中的第1位線(BL0)的第1存儲器單元列(MC0，MC1)上，配置對應于所述第1位線(BL0)與所述第1字線組(WL3)的交點的第1存儲器單元組(MC0)，和對應于所述第1位線(BL0)與所述第2字線組(WL4)的交點的第2存儲器單元組(MC1)，

所述第1存儲器單元組的各存儲器單元與所述第2存儲器單元組中的鄰接的存儲器單元共有與所述第1位線連接的第1位線接觸，

在對應于與所述第1位線鄰接的第2位線(/BL0)的第2存儲器單元列(MC4，MC5)上，配置對應于所述第2位線(/BL0)與所述第3字線組(WL5)的交點的第3存儲器單元組(MC4)，和對應于所述第2位線(/BL0)與所述第4字線組(WL6)的交點的第4存儲器單元組(MC5)，

所述第3存儲器單元組的各存儲器單元與所述第4存儲器單元組中的鄰接的存儲器單元共有與所述第2位線連接的第2位線接觸。

3.如權利要求2的半導體存儲裝置，

所述地址信號是多個位的信號，

半導體存儲裝置包括在所述測試模式中，根據所述地址信號，輸出第1～第4測試信號的測試電路(24)，

所述行解碼電路包括：

第1前置解碼電路(32)，在所述正常模式中，對所述地址信號的預定的2位進行解碼，輸出第1～第4前置解碼信號，在所述測試模式中，根據所述第1～第4測試信號，輸出所述第1～第4前置解碼信號；

第2前置解碼電路(36)，在所述正常模式中，對所述地址信號的所述2位之外的位進行解碼，在所述測試模式中輸出固定；

主解碼電路(38)，根據所述第1、第2前置解碼電路的輸出，激活所述多條字線。

4.如權利要求2的半導體存儲裝置，

所述第1、第2位線構成位線對(BLP0，BLP1)，

半導體存儲裝置還包括：

第1測試電路(24)，在所述測試模式中，根據來自外部的指示，輸出測試信號；

電位發生電路(130)，在所述正常模式時，輸出預定的均衡電位，在所述測試模式時，根據所述測試信號，輸出對應于高、低中任一個的數據的電位；

均衡電路(EQ)，根據所述電位發生電路的輸出，均衡所述位線對。

5.如權利要求4的半導體存儲裝置，還包括：

第2測試電路(122)，在所述正常模式時，根據均衡信號(BLEQ)，激活所述均衡電路，在所述測試模式時，不管所述均衡信號，保持所述均衡電路(EQ)為激活狀態。

6.如權利要求4的半導體存儲裝置，還包括：

放大所述位線對的電位差的讀出放大器(SA)；和

第2測試電路(122)，在所述正常模式時，根據讀出放大器激活信號(SO)，激活所述讀出放大器，在所述測試模式時，不管所述讀出放大器激活信號，不激活所述讀出放大器。