[發(fā)明專利]輸出相對輸入時鐘具有固定相位差的時鐘的PLL電路

無效

• 申請?zhí)枺?/td>: 01125559.5
• 申請日: 2001-08-13
• 公開（公告）號: CN1354562A
• 公開（公告）日: 2002-06-19
• 發(fā)明（設(shè)計）人: 伊藤良明
• 申請（專利權(quán)）人: 三菱電機(jī)株式會社
• 主分類號: H03L7/06
• 分類號: H03L7/06
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 劉宗杰,葉愷東

技術(shù)領(lǐng)域

本發(fā)明系關(guān)于相對輸入時鐘輸出具有固定相位差的時鐘的PLL電路。

背景技術(shù)

近年來，伴隨LSI(大規(guī)模集成電路)微型化的時鐘的高速化的發(fā)展，對LSI搭載的系統(tǒng)全體的時鐘與LSI內(nèi)部時鐘之間的相位偏差的允許量變少了，對相位偏差進(jìn)行補(bǔ)償?shù)腜LL電路的使用頻率正在提高。

又，同樣由于LSI的微型化，輸入LSI內(nèi)部的數(shù)據(jù)信號的數(shù)量也在增加，因處理該信號時所產(chǎn)生的延遲就未必與輸入時鐘同步。于是相對輸入時鐘，輸出具有相位差的時鐘的電路之需求與日俱增。雖然通過延遲電路能夠?qū)⑵鋵?shí)現(xiàn)，但因LSI的條件所限，難以進(jìn)行其延遲絕對值的補(bǔ)償。又，不是延遲，從PLL電路的通用性來說時鐘相位的管理是簡單易行的。

從而，需要生成能補(bǔ)償?shù)南辔徊钋逸敵鐾綍r鐘的PLL電路。最近，這樣的電路在DLL電路(延遲相環(huán))上實(shí)現(xiàn)了。

圖5所示為以往的PLL電路，101為將輸入時鐘CLK輸入一方輸入端子并將后述的反饋時鐘FBCLK輸入另一方輸入端子的PFD電路(相位比較器)，102為CP電路(供給泵)，103為LPF電路(低通濾波器)，104為VCO(電壓控制振蕩器)電路。從此VCO電路104輸出的時鐘輸入LSI內(nèi)部電路105，從此LSI內(nèi)部電路105輸出的反饋時鐘FBCLK輸入上述PED電路101的另一方輸入端子，輸入時鐘CLK與反饋時鐘FBCLK同步控制著時鐘輸出。

圖6為專選出的構(gòu)成上述PLL電路要素的PFD電路101與CP電路102，PFD電路是將輸入時鐘CLK與反饋時鐘FBCLK的相位差轉(zhuǎn)換為脈沖幅(時間)并進(jìn)行輸出的電路，圖7所示為其具體的電路一例。

圖7所示的電路中，輸入時鐘CLK輸入輸入端子PINP，反饋時鐘FBCLK輸入輸入端子PINN，對應(yīng)其輸入時鐘CLK與反饋時鐘FBCLK相位差的脈沖幅的脈沖從輸出端子OUTP、OUTN輸出。

下面進(jìn)行動作說明。

圖8A、8B、8C為圖6所示有關(guān)PFD電路101的輸入/出的脈沖波形圖，圖8A為輸入時鐘CLK的相位比反饋時鐘FBCLK的相位提前的情況。此時，輸入時鐘CLK與反饋時鐘FBCLK的每一相位差的脈沖幅的脈沖由PFD電路101的正輸出端子OUTP輸出。圖8C為輸入時鐘CLK的相位比反饋時鐘FBCLK的相位滯后的情況。此時，輸入時鐘CLK與反饋時鐘FBCLK的每一相位差的脈沖幅的脈沖由PFD電路101的負(fù)輸出端子OUTN輸出。

圖8B為輸入時鐘CLK的相位與反饋時鐘FBCLK的相位相等的情況。此時，PFD電路101的二個輸出端子輸出等幅的脈沖。由于PFD電路101的二個輸出的脈沖幅度相等，因此既使他們輸入CP電路102，輸出電流也被抵消，表現(xiàn)為零，PLL電路成為同步。換句話說，當(dāng)PFD電路101的二個輸出的脈沖幅度相等時，PLL電路成為同步。

在上述動作中，圖8A～8C所示的脈沖幅的狹脈沖P由延遲電路111的延遲時間決定。此延遲電路111通過將倒相電路進(jìn)行偶數(shù)段串聯(lián)地連接來實(shí)現(xiàn)。又，此延遲電路111也可設(shè)于假設(shè)線記述的位置上。

現(xiàn)在，在圖6的電路中，當(dāng)關(guān)于對輸入時鐘CLK與反饋時鐘FBCLK的相位差的CP電路的平均輸出電流繪制成圖時，不使此脈沖幅的狹脈沖P輸出的情況如圖9A所示，使之輸出的情況如圖9B所示。此圖9A的特性的傾角為零的區(qū)域D稱為靜帶(非靈敏帶)，一旦進(jìn)入此區(qū)域，增益就成為零，因而PLL電路成為不動作的電路。之所以形成這種特性，是由于構(gòu)成PFD電路101的每個元件存在延遲。既然每個元件存在延遲，那么既使輸入時鐘CLK與反饋時鐘FBCLK存在相位差也會形成不輸出對應(yīng)其相位差的脈沖的情況。從而，通過輸出脈沖幅狹的脈沖P，避免了上述靜帶D的產(chǎn)生。

又，連接于上述PFD電路101后段的CP電路102是將PFD電路101輸出的脈沖幅(時間)轉(zhuǎn)換為電流或電荷的電路。若在正輸入端子CINP輸入H信號UP，則輸出正電流，若在負(fù)輸入端子CINN輸入H信號DN，則輸出負(fù)電流。圖10A、10B所示為CP電路102具體電路一例。