[發明專利]輸出相對輸入時鐘具有固定相位差的時鐘的PLL電路無效
| 申請號： | 01125559.5 | 申請日： | 2001-08-13 |
| 公開（公告）號： | CN1354562A | 公開（公告）日： | 2002-06-19 |
| 發明（設計）人： | 伊藤良明 | 申請（專利權）人： | 三菱電機株式會社 |
| 主分類號： | H03L7/06 | 分類號： | H03L7/06 |
| 代理公司： | 中國專利代理(香港)有限公司 | 代理人： | 劉宗杰,葉愷東 |
| 地址： | 日本*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關鍵詞： | 輸出 相對 輸入 時鐘 具有 固定 相位差 pll 電路 | ||
【權利要求書】：
1.一種PLL電路，設有檢測輸入時鐘與反饋時鐘的相位差的第1相位比較器；
檢測上述輸入時鐘的反相時鐘與上述反饋時鐘的相位差的第2相位比較器；
分別將上述第1相位比較器的正輸出輸入正輸入端子、將上述第2相位比較器的負輸出輸入負輸入端子的供給泵；
在上述供給泵輸出的控制下振蕩輸出時鐘的電壓控制振蕩器。
2.一種PLL電路，設有檢測輸入時鐘與反饋時鐘的反相時鐘相位差的第1相位比較器；
檢測上述輸入時鐘與上述反饋時鐘的相位差的第2相位比較器；
分別將上述第1相位比較器的正輸出輸入正輸入端子、將上述第2相位比較器的負輸出輸入負輸入端子的供給泵；
在上述供給泵輸出的控制下振蕩輸出時鐘的電壓控制振蕩器。
3.權利要求項1或2所述的PLL電路，其特征是在上述供給泵與上述電壓控制振蕩器之間增設低通濾波器。
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