[發明專利]降低等離子損害的導流電路及半導體制造方法

無效

• 申請號: 01117696.2
• 申請日: 2001-05-16
• 公開（公告）號: CN1385907A
• 公開（公告）日: 2002-12-18
• 發明（設計）人: 陳衣凡;卜起經;范壽康
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

本發明涉及一種金屬氧化物半導體(metal-oxide?semiconductor，MOS)晶體管的導流電路，以減少MOS晶體管的柵極氧化層(gate?oxide)所遭受的等離子損害(plasma?damage)。本發明還涉及減小等離子損害的半導體制造方法。

金屬氧化物半導體(metal-oxide?semiconductor，MOS)晶體管是一種最常被應用于集成電路(integrated?circuits)中的電子元件。MOS晶體管是由柵極(gate)、源極(source)以及漏極(drain)等三種不同電極所構成的四接點元件，其主要是利用MOS晶體管的柵極在不同的柵極電壓下所形成的通道效應(channel?effect)來做為一種源極與漏極間的數字式(digitalized)固態開關，以搭配其他元件應用在各種邏輯與存儲器的集成電路產品上。

請參考圖1至圖4，圖1至圖4為現有的制作MOS晶體管的方法示意圖。如圖1所示，現有MOS晶體管制作于一半導體晶片10上，半導體晶片10上包含有一硅基底(silicon?substrate)12，以及一柵極(gate)16設于硅基底12上，其中柵極16與硅基底12間另包含有一柵極氧化層14，設于硅基底12的表面之上。

接著如圖2所示，進行一第一離子注入(ion?implantation)工藝18，以于柵極16兩側的硅基底12表層形成二摻雜區，用來當做MOS晶體管的輕摻雜漏極(lightly?doped?drain，LDD)22，也就是源極漏極延伸(Source-DrainExtension，SDE)。

如圖3所示，之后再利用一絕緣材料以于柵極16的垂直側壁周圍形成一側壁子(spacer)24。然后如圖4所示，進行一第二離子注入工藝26，于側壁子24外緣的硅基底12上形成二摻雜區，做為MOS晶體管的源極(source)27以及漏極(drain)28，完成MOS晶體管的工藝，如圖4所示。

請參考圖5，圖5為現有MOS晶體管進行自行對準硅化物(self-alignmentsilicide，salicide)工藝的方法?示意圖。在完成MOS晶體管的工藝之后，目前的半導體工藝大多會再增加一道自行對準硅化物的工藝，或者是在先前的工藝中便分別于柵極16、源極27以及漏極28的硅質表面上濺射一層多晶金屬硅化物(polycide)，用來降低各個硅質表面的接觸電阻。因此，在完成該自行對準硅化物工藝之后，MOS晶體管的柵極16、源極27和漏極28表面會形成一金屬硅化物層32，以降低各個硅質表面的接觸電阻。

然而在制作MOS晶體管的過程中，由于等離子蝕刻(plasma?etching)、離子轟擊(ion?bombardment)以及顯影(photo?process)時所進行的紫外線放射(UVradiation)等步驟皆有可能會造成大量的電子累積在柵極之中，進而產生電流自柵極滲入硅基底的現象，亦即俗稱的“天線效應”(antenna?effect)。此一天線效應將導致柵極氧化層的退化(degradation)，也就是所謂的“等離子損害”(plasma?process?induced?damage，PPID)，進而嚴重影響MOS晶體管的功能。因此，如何避免電子在MOS晶體管制作過程中累積于柵極中而造成柵極氧化層受到等離子損害，實為一刻不容緩的重要課題。

因此本發明的主要目的在于提供一種減少金屬氧化物半導體(MOS)晶體管的柵極氧化層遭受的等離子損害(plasma?process?induced?damage，PPID)的方法，以解決上述現有制作方法的問題。

在本發明的優選實施例中，該MOS晶體管設于一半導體晶片的一基底上。首先，于該基底上形成一介電層覆蓋于該MOS晶體管上，再于該介電層內蝕刻出一第一接觸洞通達該MOS晶體管的頂部，以及一第二接觸洞通達該基底上的一N型井(n-well)。接著于該介電層上、該第一接觸洞以及該第二接觸洞內形成一由一金屬層所構成的導流電路(bypass)，并于該導流電路中電連接一由一寬度極細的金屬導線，或由多晶硅構成的斷電區域，使該MOS晶體管電連接于該N型井。最后，在完成該MOS晶體管的工藝后，以一高溫方式使該斷電區域部分導線熔解，或以一激光照射該斷電區域，以切斷該斷電區域的電連接。