[發明專利]降低等離子損害的導流電路及半導體制造方法

無效

• 申請號: 01117696.2
• 申請日: 2001-05-16
• 公開（公告）號: CN1385907A
• 公開（公告）日: 2002-12-18
• 發明（設計）人: 陳衣凡;卜起經;范壽康
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

1.一種用來減少一金屬氧化物半導體(MOS)晶體管的柵極氧化層遭受等離子損害的導流電路，該導流電路設于一半導體晶片上，該半導體晶片上包括一基底，該MOS晶體管設于該基底上，一介電層覆蓋于該MOS晶體管上，以及該導流電路(bypass)設于該介電層之上，該導流電路包括：

一至少包括一第一接觸端與一第二接觸端的導線，且該第一接觸端電連接于該MOS晶體管頂部的一柵極導電層，而該第二接觸端則電連接于該基底上的一摻雜區；以及

一斷電區域，設于該導線中，用來切斷該導線與該MOS晶體管的電連接；

其中該柵極氧化層中的離子藉由該導線被導至該摻雜區內，以減少該柵極氧化層遭受等離子損害。

2.如權利要求1所述的導流電路，其中該導線由多個接觸插塞(contactplug)以及一金屬層所構成。

3.如權利要求1所述的導流電路，其中該導線為一金屬內連線(metalinterconnect)的一部分。

4.如權利要求1所述的導流電路，其中該斷電區域由多晶硅構成。

5.如權利要求1所述的導流電路，其中該摻雜區為一N型井(n-well)。

6.如權利要求1所述的導流電路，其中該柵極氧化層中的離子藉由該導線與該摻雜區內的離子形成電中和，以減少該柵極氧化層遭受等離子損害。

7.一種減少一金屬氧化物半導體(MOS)晶體管的柵極氧化層遭受等離子損害的方法，該MOS晶體管是設于一半導體晶片的一基底上，該方法包括下列步驟：

于該基底上形成一介電層覆蓋于該MOS晶體管上；

于該介電層內蝕刻出一第一接觸洞通達該MOS晶體管的頂部，以及一第二接觸洞通達該基底上的一摻雜區；

于該介電層上、該第一接觸洞以及該第二接觸洞內形成一導流電路(bypass)，并于該導流電路中電連接一斷電區域，使該MOS晶體管與該摻雜區形成電連接；以及

在完成該MOS晶體管的工藝后切斷該斷電區域的電連接；

其中該柵極氧化層中的離子藉由該導流電路被導至該摻雜區內，以減少該柵極氧化層遭受等離子損害。

8.如權利要求7所述的方法，其中該導流電路由一金屬層所構成。

9.如權利要求7所述的方法，其中該導流電路為一金屬內連線的一部分。

10.如權利要求7所述的方法，其中該斷電區域由多晶硅構成。

11.如權利要求7所述的方法，其中該摻雜區為一N型井(n-well)。

12.如權利要求7所述的方法，其中切斷該斷電區域的方法是以一高溫方式使該斷電區域部分導線熔解而阻斷電連接。

13.如權利要求7所述的方法，其中切斷該斷電區域的方法是以一激光照射該斷電區域。

14.如權利要求7所述的方法，其中該柵極氧化層中的離子藉由該導流電路與該摻雜區內的離子形成電中和，以減少柵極氧化層遭受等離子損害。

15.一種用來減少一金屬氧化物半導體(MOS)晶體管的柵極氧化層遭受等離子損害的導流(bypass)電路，該導流電路設于一半導體晶片上，且該半導體晶片上包括一基底，至少一MOS晶體管設于該基底上，該導流電路包括：

一至少包括一第一接觸端與一第二接觸端的導線，且該第一接觸端電連接于該MOS晶體管的一柵極導電層，而該第二接觸端則電連接于該基底上的一摻雜區；以及

一斷電區域，設于該導線中，用來切斷該導線與該MOS晶體管的電連接；

其中該柵極氧化層中的離子藉由該導線被導至該摻雜區內，以減少該柵極氧化層遭受等離子損害。

16.如權利要求15所述的導流電路，其中該導線由多個接觸插塞(contactplug)以及一金屬層所構成。

17.如權利要求15所述的導流電路，其中該導線是為一金屬內連線(metal?interconnect)的一部分。

18.如權利要求15所述的導流電路，其中該斷電區域由多晶硅構成。

19.如權利要求15所述的導流電路，其中該摻雜區為一N型井(n-well)。

20.如權利要求15所述的導流電路，其中該柵極氧化層中的離子藉由該導線與該摻雜區內的離子形成電中和，以減少柵極氧化層遭受等離子損害。