[發(fā)明專利]定時(shí)差分割電路和信號(hào)控制方法及裝置

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 01116176.0
• 申請(qǐng)日: 2001-05-23
• 公開(kāi)（公告）號(hào): CN1333598A
• 公開(kāi)（公告）日: 2002-01-30
• 發(fā)明（設(shè)計(jì)）人: 佐伯貴范
• 申請(qǐng)（專利權(quán)）人: 日本電氣株式會(huì)社
• 主分類號(hào): H03K5/00
• 分類號(hào): H03K5/00;H03K5/13;G06F1/04
• 代理公司: 中原信達(dá)知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司
• 代理人: 穆德駿,方挺

本發(fā)明涉及信號(hào)的控制方法及其裝置。

現(xiàn)有的對(duì)定時(shí)差進(jìn)行分割(內(nèi)分、插補(bǔ))的信號(hào)控制方法，如在文獻(xiàn)1(日本專利申請(qǐng)?zhí)卦钙?9-157028號(hào)(日本專利公開(kāi)公報(bào)特開(kāi)平11-4145號(hào)公報(bào))所記載的那樣，用于時(shí)鐘信號(hào)的倍增等用途。

例如，在文獻(xiàn)2(ISSCC?Digest?of?Technical?Papers(ISSCC技術(shù)報(bào)告文摘)第216-217頁(yè)，1996年2月、美國(guó)專利5,422,835，美國(guó)專利5,530,837)中公開(kāi)了圖24所示那樣的時(shí)鐘信號(hào)倍增電路。

當(dāng)參照?qǐng)D24時(shí)，該時(shí)鐘信號(hào)倍增電路在四倍增的情況下由四組延遲電路301、302、303、304、相位比較器309以及計(jì)數(shù)器310所組成。

第一～第四延遲電路301、302、303、304分別由第一～第四切換器305～308選擇輸出端子，使第一～第四延遲電路301～304串聯(lián)連接。

由相位比較器309把從外部輸入第一延遲電路301的第一時(shí)鐘311與通過(guò)第一～第四延遲電路301～304的第五時(shí)鐘315進(jìn)行比較，根據(jù)該比較結(jié)果，把UP信號(hào)316或者DOWN信號(hào)317傳送給計(jì)數(shù)器310，從計(jì)數(shù)器310向第一～第四切換器305～308輸出控制信號(hào)318，進(jìn)行調(diào)整以使第一時(shí)鐘311與第五時(shí)鐘315的相位變?yōu)橄嗟取?/p>

在此，由于四組延遲電路301～304的延遲時(shí)間被相等地進(jìn)行調(diào)整，則其延遲時(shí)間變?yōu)橄嗟龋谝粫r(shí)鐘311、第二時(shí)鐘312、第三時(shí)鐘313、第四時(shí)鐘314的定時(shí)差相等，該定時(shí)差成為時(shí)鐘周期tCK的1/4。

因此，通過(guò)把第一時(shí)鐘311、第二時(shí)鐘312、第三時(shí)鐘313、第四時(shí)鐘314進(jìn)行合成，而得到4倍增的時(shí)鐘。

而且，作為對(duì)時(shí)鐘信號(hào)進(jìn)行倍增的電路，使用鎖相環(huán)(PLL)。圖25是表示PLL電路的一例的圖。如圖25所示的那樣，在PLL中，來(lái)自電壓控制發(fā)生器322的輸出使用分頻器323進(jìn)行分頻，用相位比較器319來(lái)比較該分頻信號(hào)和外部時(shí)鐘324，其比較結(jié)果作為UP信號(hào)325或者DOWN信號(hào)326通過(guò)電荷泵320和環(huán)路濾波器321被輸入電壓控制發(fā)生器322，通過(guò)該信號(hào)來(lái)控制電壓控制發(fā)生器322，對(duì)電壓控制發(fā)生器322的輸出進(jìn)行分頻的時(shí)鐘被進(jìn)行調(diào)整，以便于成為與外部時(shí)鐘324相等的頻率。由此，電壓控制發(fā)生器322輸出分頻數(shù)的倒數(shù)倍的倍增時(shí)鐘327。

因此，在圖24所示的電路中，把通過(guò)串聯(lián)連接的延遲電路列的信號(hào)與外部時(shí)鐘進(jìn)行幾十次以上的比較，在每次比較中，逐漸校正延遲差、相位差。

在圖25所示的PLL電路中，對(duì)電壓控制發(fā)生器322的輸出進(jìn)行分頻的時(shí)鐘進(jìn)行幾十次以上的調(diào)整，以便于成為與外部時(shí)鐘324相等的頻率，從而逐漸校正延遲差、相位差，由于這樣的構(gòu)成，在得到倍增的時(shí)鐘之前需要等待幾十個(gè)循環(huán)以上，因此，在高速性方面存在缺陷。

圖24和圖25所示的電路基本上只能用于時(shí)鐘控制，不能作為能夠改變信號(hào)的延遲度的延遲電路來(lái)使用。

為了解決這些問(wèn)題，本發(fā)明的目的是提供實(shí)現(xiàn)了高速性并且能夠作為可變延遲電路來(lái)使用的時(shí)鐘信號(hào)的控制方法及其裝置，本發(fā)明人在日本專利申請(qǐng)?zhí)卦钙?9-157028號(hào)中提出了以下說(shuō)明的電路構(gòu)成。以下參照附圖來(lái)對(duì)現(xiàn)有例子(日本專利申請(qǐng)?zhí)卦钙?9-157028號(hào))所記載的時(shí)鐘控制電路進(jìn)行說(shuō)明。

圖4是表示日本專利申請(qǐng)?zhí)卦钙?9-157028號(hào)的構(gòu)成的圖。圖4所示的電路是把外部時(shí)鐘進(jìn)行倍增的電路，把外部時(shí)鐘1分頻成多相時(shí)鐘3，對(duì)所分頻的多相時(shí)鐘3的不同相位脈沖邊沿的輸入定時(shí)差進(jìn)行分割，或者，對(duì)該分割的相的不同時(shí)鐘9c進(jìn)行復(fù)用，來(lái)倍增外部時(shí)鐘1的相。具有分頻器2、多相時(shí)鐘倍增電路5和時(shí)鐘合成電路8。分頻器2把外部時(shí)鐘1分頻成多相時(shí)鐘3。而且，多相時(shí)鐘倍增電路5具有：把多相時(shí)鐘3中不同相位時(shí)鐘的不同相的脈沖進(jìn)行n分割的定時(shí)差分割電路4a、把相同相的脈沖進(jìn)行n分割的定時(shí)差分割電路4a、把被n分割的不同相的脈沖9c進(jìn)行復(fù)用的復(fù)用電路4b，輸出多相的時(shí)鐘9a。

時(shí)鐘合成電路8把從復(fù)用電路4b所輸出的多相時(shí)鐘9a進(jìn)行合成而生成單相的時(shí)鐘9b。定時(shí)差分割電路4a被并聯(lián)連接。

由分頻器2把外部時(shí)鐘1分頻成多相時(shí)鐘3，通過(guò)定時(shí)差分割電路4a來(lái)對(duì)所分頻的多相時(shí)鐘3的不同相位脈沖邊沿的輸入定時(shí)差進(jìn)行分割，對(duì)分割的相的不同時(shí)鐘9c進(jìn)行復(fù)用，來(lái)對(duì)外部時(shí)鐘1進(jìn)行倍增。由此，來(lái)倍增多相時(shí)鐘的相。