[發(fā)明專利]定時(shí)差分割電路和信號(hào)控制方法及裝置

無效

• 申請(qǐng)?zhí)枺?/td>: 01116176.0
• 申請(qǐng)日: 2001-05-23
• 公開（公告）號(hào): CN1333598A
• 公開（公告）日: 2002-01-30
• 發(fā)明（設(shè)計(jì)）人: 佐伯貴范
• 申請(qǐng)（專利權(quán)）人: 日本電氣株式會(huì)社
• 主分類號(hào): H03K5/00
• 分類號(hào): H03K5/00;H03K5/13;G06F1/04
• 代理公司: 中原信達(dá)知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司
• 代理人: 穆德駿,方挺

1.一種定時(shí)差分割電路，其構(gòu)成為：至少包括控制內(nèi)部節(jié)點(diǎn)與電源間路徑的通斷的兩個(gè)并聯(lián)連接的開關(guān)，在所輸入的兩個(gè)信號(hào)中，根據(jù)先變遷方的一個(gè)信號(hào)，一個(gè)開關(guān)導(dǎo)通，以第一電流對(duì)上述內(nèi)部節(jié)點(diǎn)的電容進(jìn)行充電或者放電，接著，根據(jù)比上述一個(gè)信號(hào)滯后變遷的另一個(gè)信號(hào)，另一個(gè)開關(guān)導(dǎo)通，通過導(dǎo)通狀態(tài)的上述一個(gè)開關(guān)和上述另一個(gè)開關(guān)，用將上述第一電流和第二電流合成的電流值對(duì)上述內(nèi)部節(jié)點(diǎn)的電容進(jìn)行充電或者放電，還包括當(dāng)上述內(nèi)部節(jié)點(diǎn)電壓超過或者低于閾值電壓時(shí)，改變輸出邏輯值的緩沖電路，其特征在于，

包括電路裝置，根據(jù)上述一個(gè)信號(hào)和上述另一個(gè)信號(hào)，把上述一個(gè)開關(guān)導(dǎo)通的期間和上述另一個(gè)開關(guān)導(dǎo)通的期間相互重疊的期間設(shè)定為所希望的值。

2.根據(jù)權(quán)利要求1所述的定時(shí)差分割電路，其特征在于，上述電路裝置把上述重疊的期間設(shè)定為：從比上述一個(gè)信號(hào)滯后變遷的上述另一個(gè)信號(hào)的前沿向前延伸，或者，從上述另一個(gè)信號(hào)的前沿開始并從上述一個(gè)信號(hào)的后沿進(jìn)一步延長的任意值。

3.根據(jù)權(quán)利要求1所述的定時(shí)差分割電路，其特征在于，上述電路裝置使上述重疊的期間成為：從比上述一個(gè)信號(hào)滯后變遷的上述另一個(gè)信號(hào)的前沿到上述另一個(gè)信號(hào)的后沿為止。

4.根據(jù)權(quán)利要求1至3任一項(xiàng)所述的定時(shí)差分割電路，其特征在于，上述電容由多個(gè)MOS電容器所構(gòu)成，通過控制信號(hào)分別控制上述多個(gè)MOS電容器向上述內(nèi)部節(jié)點(diǎn)的連接。

5.一種定時(shí)差分割電路，其特征在于，包括：

根據(jù)第一輸入信號(hào)和第二輸入信號(hào)生成并輸出第一柵極信號(hào)和第二柵極信號(hào)的邏輯電路；

連接在第一電源與內(nèi)部節(jié)點(diǎn)之間并把上述第一柵極信號(hào)輸入控制端子的第一開關(guān)元件，

由第二開關(guān)元件和第一恒流源組成的第一串聯(lián)電路和由第三開關(guān)元件和第二恒流源組成的第二串聯(lián)電路并聯(lián)連接在上述內(nèi)部節(jié)點(diǎn)與第二電源之間，

上述第一和第二柵極信號(hào)分別連接在上述第二和第三開關(guān)元件的控制端子上，還包括：

多個(gè)MOS電容器，通過控制信號(hào)分別控制向上述內(nèi)部節(jié)點(diǎn)的連接；

緩沖電路，其輸入端連接在上述內(nèi)部節(jié)點(diǎn)上，由上述內(nèi)部節(jié)點(diǎn)電位和閾值電壓的大小規(guī)定輸出信號(hào)的值，

從上述邏輯電路所輸出的上述第一和第二柵極信號(hào)都成為激活狀態(tài)，并且上述第二和第三開關(guān)元件同時(shí)導(dǎo)通的重疊期間被設(shè)定為所希望的值。

6.一種定時(shí)差分割電路，其特征在于，包括：

根據(jù)第一輸入信號(hào)和第二輸入信號(hào)生成并輸出第一柵極信號(hào)和第二柵極信號(hào)的邏輯電路；

第一導(dǎo)電型的第一MOS晶體管，其源極連接在第一電源上，漏極連接在內(nèi)部節(jié)點(diǎn)上，柵極連接在上述第一柵極信號(hào)上；

第二導(dǎo)電型的第二和第三MOS晶體管，其漏極共同連接在上述內(nèi)部節(jié)點(diǎn)上，上述第一和第二柵極信號(hào)連接在其柵極上；

第一和第二恒流源，分別連接在上述第二和第三MOS晶體管的源極與第二電源之間；

第一導(dǎo)電型的多個(gè)MOS晶體管，其源極和漏極都連接在上述內(nèi)部節(jié)點(diǎn)上，控制信號(hào)連接在其柵極上；

緩沖電路，其輸入端連接在上述內(nèi)部節(jié)點(diǎn)上，由上述內(nèi)部節(jié)點(diǎn)電位和閾值電壓的大小規(guī)定輸出信號(hào)的值，

從上述邏輯電路所輸出的上述第一和第二柵極信號(hào)都成為激活狀態(tài)，并且上述第二和第三MOS晶體管同時(shí)導(dǎo)通的重疊期間被設(shè)定為所希望的值。

7.根據(jù)權(quán)利要求5或6所述的定時(shí)差分割電路，其特征在于，

上述邏輯電路輸出這樣的信號(hào)作為上述第一柵極信號(hào)：根據(jù)上述第一、第二輸入信號(hào)中超前相的信號(hào)的開始邊沿，來決定其開始邊沿的定時(shí)，根據(jù)滯后相的信號(hào)的結(jié)束邊沿，來決定其結(jié)束邊沿的定時(shí)，

輸出這樣的信號(hào)作為上述第二柵極信號(hào)：根據(jù)上述第一、第二輸入信號(hào)中滯后的相的信號(hào)的開始邊沿，來決定其開始邊沿的定時(shí)，根據(jù)上述滯后相的信號(hào)的結(jié)束邊沿，來決定其結(jié)束邊沿的定時(shí)。

8.根據(jù)權(quán)利要求5或6所述的定時(shí)差分割電路，其特征在于，上述邏輯電路包括：

第一柵極電路，上述第一和第二輸入信號(hào)取第一值或第二值，或者都取第二值，在都取第一值之外的情況下，輸出第一值作為上述第一柵極信號(hào)；

第二柵極電路，當(dāng)滯后相的信號(hào)取第二值時(shí)，輸出第一值作為上述第二柵極信號(hào)。