[發(fā)明專利]適用于多電源供應集成電路的閂鎖保護電路

無效

• 申請?zhí)枺?/td>: 01110382.5
• 申請日: 2001-04-09
• 公開（公告）號: CN1379474A
• 公開（公告）日: 2002-11-13
• 發(fā)明（設(shè)計）人: 林錫聰
• 申請（專利權(quán)）人: 華邦電子股份有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04
• 代理公司: 北京紀凱知識產(chǎn)權(quán)代理有限公司
• 代理人: 程偉

本發(fā)明是有關(guān)于集成電路技術(shù)，特別是有關(guān)于一種適用于多電源供應集成電路的閂鎖保護電路，以防止多電源間非同時激活所導致的閂鎖(latch?up)效應。

由于不同世代的集成電路(Integrated?Circuit)對于電壓的需求不盡相同，但就支持多種用途及兼容性的前提下，單一集成電路晶方(chip)可能會具備有多電源供應的型態(tài)。譬如：一集成電路的輸入/輸出驅(qū)動電路采用5V電壓，而諸如記憶單元、感測放大器等內(nèi)部電路(internal?circuit)則采用3.3V電壓等。

請參照圖1，所示即現(xiàn)有多電源供應集成電路內(nèi)一CMOS電路制于一半導體基底10的剖面示意圖；假若半導體基底10是一p型基底，則尚可設(shè)置一n型井區(qū)20于其內(nèi)。此CMOS電路包含一pMOS晶體管與一nMOS晶體管。nMOS晶體管是由p型基底10內(nèi)互為相隔的n⁺型摻雜區(qū)12D、12S及其上方的柵極14共同組成。pMOS晶體管則是由n型井區(qū)20內(nèi)互為相隔的p⁺型摻雜區(qū)22D、22S與柵極24所構(gòu)成。

通常，n型井區(qū)20是由V_DDH電源供應線(power?rail)提供偏壓，即如圖1所示，n型井區(qū)20經(jīng)由n⁺型接觸區(qū)26耦接至V_DDH電源供應線。而p型基底10經(jīng)p⁺接觸區(qū)16連接至V_SS電源供應線，此V_SS電源供應線通常呈接地電位GND。若前述CMOS電路是由具較低電壓的V_DDL電源供應線所驅(qū)動，則以pMOS晶體管的源極22S是連接至V_DDL電源供應線，而得以確保源極22S與n型井區(qū)20間呈逆向偏壓。

然而，在多電源供應過程(power-on_sequence)中，并無法確保各電源電壓均可同步供應至CMOS電路。即如圖2所示的情況，以5V/3.3V為例，當V_DDL電源供應線將3.3V電壓先供至CMOS電路，而V_DDH電源供應線在隨后才到達5V的電壓預定值，其間產(chǎn)生的時間差T內(nèi)，因V_DDL電源供應線已將3.3V電壓提供予p⁺型摻雜區(qū)22S，而n型井區(qū)20仍維持在比3.3V電壓更低的電壓狀態(tài)下，令p⁺型擴散區(qū)22S與n型井區(qū)20間呈順向偏壓，導致大量電流流經(jīng)n型井區(qū)20即至n⁺型接觸區(qū)26，進而觸發(fā)p⁺型摻雜區(qū)22S、n型井區(qū)20、p型基底10、以及n⁺型摻雜區(qū)12S所建構(gòu)的側(cè)向半導體控整流器(lateralsemiconductor?controlled?rectifier)導通，致使CMOS電路發(fā)生閂鎖效應(latch-up)。

以往，為降低多電源供應間不同步所引發(fā)的順向偏壓電流，多以設(shè)置護環(huán)(guard?ring)的方式，期能將此電流予以吸收。但前述因多電源供應不同步所引發(fā)的順向偏壓現(xiàn)象，不僅發(fā)生在單一CMOS電路處，任何接受此多電源電壓的電路，均可能因順向偏壓引發(fā)閂鎖效應。換句話說，若欲免于閂鎖現(xiàn)象，必須針對每一CMOS電路設(shè)置個別的護環(huán)，然其所需占用的龐大面積將是集成電路設(shè)計上的大忌。

另一方面，雖有如美國專利第4,871,927號提出以MOS場效晶體管架構(gòu)來防制CMOS電路內(nèi)部的閂鎖效應，唯其摻雜區(qū)與井區(qū)間的p/n結(jié)的順向?qū)ǎ钥赡軙|發(fā)CMOS電路發(fā)生閂鎖效應

因此，本發(fā)明的一目的，在于提供一種適用于具有多電源供應的集成電路內(nèi)，藉以防止多電源間非同時激活所導致的閂鎖效應。

本發(fā)明的目的可以通過以下措施來達到：

一種適用于多電源供應集成電路的閂鎖保護電路，與一CMOS電路同設(shè)置于一半導體基底內(nèi)，該CMOS電路是分別經(jīng)由該第一電源供應線與該第二電源供應線提供第一電壓與第二電壓；該閂鎖保護電路包括：

一第一型井區(qū)，設(shè)置于該半導體基底內(nèi)，成一結(jié)介于其間；

一第一型擴散區(qū)，用以連接該第一電源供應線，是設(shè)置于該第一型井區(qū)內(nèi)；

一第一第二型擴散區(qū)，用以連接該第二電源供應線，是設(shè)置于該第一型井區(qū)內(nèi)，與該結(jié)間成一第一間距；以及

一第二第二型擴散區(qū)，設(shè)置于該第一型井區(qū)內(nèi)連接至一第三電源供應線，與該第一第二型擴散區(qū)相隔小于該第一間距的一第二間距；