[發明專利]輸出緩沖電路

無效

• 申請號: 01110178.4
• 申請日: 2001-03-28
• 公開（公告）號: CN1377139A
• 公開（公告）日: 2002-10-30
• 發明（設計）人: 王錫源
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 北京紀凱知識產權代理有限公司
• 代理人: 程偉

本發明是有關于一種輸出緩沖電路，能夠控制電流的變化率(slewrate)而具有較小的開關噪聲(switch?noise)。

在電路設計中，為了阻抗匹配或提供足夠驅動電流的目的，通常在信號輸出前會建置一輸出緩沖電路(output?buffer)。由于輸出緩沖電路在進行正負向電流切換時，會產生電壓跳動(power?bounce)而造成其它電路運作錯誤，所以在輸出緩沖電路的設計上，常著重于如何降低其開關噪聲(switch?noise)。

其中一種降低開關噪聲的方法是減低電流的變化率。圖1是在一般VLSI設計中常見的傳統輸出緩沖電路1，包括一接收一數據信號Data及致能信號En而產生輸入信號In1、In2的邏輯電路10、四個PMOS晶體管P1~P4、四個NMOS晶體管N1~N4及六個電阻R。晶體管P1~P4的源極連接至一電壓Vdd，而晶體管N1~N4的源極則連接至電壓Vss。晶體管P1~P4及N1~N4的漏極均連接至輸出端Out。另外，邏輯電路10包括四個非(NOT)邏輯門101、102、103、106、一或非(NOR)邏輯門104及一與非(NAND)邏輯門105。

從圖1中不難理解，邏輯電路10在致能信號En為1時，輸入信號In1及In2均相同且為數據信號的反向信號Data，即代表輸出緩沖電路1可正常操作。而在致能信號En為0時，輸入信號In1及In2將分別為1及0，而不受數據信號Data的影響，意即輸出緩沖電路1停止運作。

此外，由于晶體管P1~P4及N1~N4的柵極并非直接相連而接收輸入信號In1及In2，而是經過不同數量的電阻R始連接至輸入信號In1及In2，所以，在正常操作下，當輸入信號In1及In2為0時，會使晶體管P1~P4非同時而是依序導通，同樣地，當輸入信號In1及In2為1時，會使晶體管N1~N4亦非同時而是依序導通。如此，輸出緩沖電路1所提供的電流非一次達成，而是被分成四個時段依序增加，因而降低了電流變化率，達到減小開關噪聲的目的。

然而利用上述傳統的輸出緩沖電路設計制作集成電路時卻會產生問題。在集成電路中，圖1中的電阻R通常是使用多晶硅層(poly)來實現，但由于在0.35μm以下的polycide的制程中，使用多晶硅層實現的電阻值太小，已無法有效地延遲晶體管的導通，所以在這種情形下，上述的傳統輸出緩沖電路降低開關噪聲的效果已不顯著。

因此，本發明的目的即在提供另一輸出緩沖電路，其不需使用電阻即可達成延遲晶體管導通的目的，而消弭在現有技術中的問題。

本發明的目的可以通過以下措施來達到：

一種輸出緩沖電路，包括：

多個第一晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第一、第二及至少一第三節點，柵極共同連接接收一輸入信號且該第二節點連接至一第一電位；

多個第二晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至一第二電位，漏極共同連接至一輸出端，柵極則分別連接至該第一及第三節點；

多個第三晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至該第二電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第二晶體管的柵極。

一種輸出緩沖電路，包括：

多個第一晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第一、第二及至少一第三節點，柵極共同連接接收一輸入信號且該第二節點連接至一第一電位；

多個第二晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至一第二電位，漏極共同連接至一輸出端，柵極則分別連接至該第一及第三節點；

多個第三晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至該第二電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第二晶體管的柵極。

多個第四晶體管，與這些第一晶體管互為反型晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第四、第五及至少一第六節點，柵極共同連接接收該輸入信號且該第五節點連接至該第二電位；

多個第五晶體管，與這些第一晶體管為同型晶體管，源極共同連接至該第一電位，漏極共同連接至該輸出端，柵極則分別連接至該第四及第六節點；

多個第六晶體管，與這些第一晶體管為同型晶體管，源極共同連接至該第一電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第五晶體管的柵極。

本發明相比現有技術具有如下優點：