[發(fā)明專利]輸出緩沖電路無效
| 申請?zhí)枺?/td> | 01110178.4 | 申請日： | 2001-03-28 |
| 公開（公告）號： | CN1377139A | 公開（公告）日： | 2002-10-30 |
| 發(fā)明（設計）人： | 王錫源 | 申請（專利權）人： | 華邦電子股份有限公司 |
| 主分類號： | H03K19/0185 | 分類號： | H03K19/0185 |
| 代理公司： | 北京紀凱知識產(chǎn)權代理有限公司 | 代理人： | 程偉 |
| 地址： | 中國*** | 國省代碼： | 臺灣;71 |
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| 摘要： | |||
| 搜索關鍵詞： | 輸出 緩沖 電路 | ||
1.一種輸出緩沖電路，包括：
多個第一晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第一、第二及至少一第三節(jié)點，柵極共同連接接收一輸入信號且該第二節(jié)點連接至一第一電位；
多個第二晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至一第二電位，漏極共同連接至一輸出端，柵極則分別連接至該第一及第三節(jié)點；
多個第三晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至該第二電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第二晶體管的柵極。
2.如權利要求1所述的輸出緩沖電路，其中該第一晶體管為NMOS晶體管，而該第二及第三晶體管為PMOS晶體管。
3.如權利要求1所述的輸出緩沖電路，其中該第一晶體管為PMOS晶體管，而該第二及第三晶體管為NMOS晶體管。
4.如權利要求1所述的輸出緩沖電路，其中該第一電位為Vss，而該第二電位為Vdd。
5.一種輸出緩沖電路，包括：
多個第一晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第一、第二及至少一第三節(jié)點，柵極共同連接接收一輸入信號且該第二節(jié)點連接至一第一電位；
多個第二晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至一第二電位，漏極共同連接至一輸出端，柵極則分別連接至該第一及第三節(jié)點；
多個第三晶體管，與這些第一晶體管互為反型晶體管，源極共同連接至該第二電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第二晶體管的柵極。
多個第四晶體管，與這些第一晶體管互為反型晶體管，以漏極與源極相連的方式串連而在兩端及晶體管相連處分別具有一第四、第五及至少一第六節(jié)點，柵極共同連接接收該輸入信號且該第五節(jié)點連接至該第二電位；
多個第五晶體管，與這些第一晶體管為同型晶體管，源極共同連接至該第一電位，漏極共同連接至該輸出端，柵極則分別連接至該第四及第六節(jié)點；
多個第六晶體管，與這些第一晶體管為同型晶體管，源極共同連接至該第一電位，柵極共同連接接收該輸入信號，漏極則分別連接至這些第五晶體管的柵極。
6.如權利要求5所述的輸出緩沖電路，其中該第一晶體管為NMOS晶體管，而該第二及第三晶體管為PMOS晶體管。
7.如權利要求5所述的輸出緩沖電路，其中該第四晶體管為PMOS晶體管，而該第五及第六晶體管為NMOS晶體管。
8.如權利要求5所述的輸出緩沖電路，其中該第一電位為Vss，而該第二電位為Vdd。
9.如權利要求5所述的輸出緩沖電路，其中還包括：
一第一NOT邏輯門，接受一致能信號；
一第二NOT邏輯門，接受一數(shù)據(jù)信號；
一NOR邏輯門，接受該第一及第二NOT邏輯門的輸出而產(chǎn)生該輸入信號至該第一及第三晶體管的柵極；
一NAND邏輯門，接收該致能信號及該第二邏輯門的輸出而產(chǎn)生該輸入信號至該第四及第六晶體管的柵極。
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