[發明專利]適用于自動對準金屬硅化物工藝的二極管

無效

• 申請號: 01110109.1
• 申請日: 2001-03-23
• 公開（公告）號: CN1377094A
• 公開（公告）日: 2002-10-30
• 發明（設計）人: 俞大立
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H01L29/861
• 分類號: H01L29/861;H01L23/60
• 代理公司: 北京紀凱知識產權代理有限公司
• 代理人: 程偉

本發明是關于半導體集成電路抗靜電放電技術，特別是關于一種適用于自對準金屬硅化物(Salicide)工藝的二極管結構。

在亞微米MOS的技術領域中，靜電放電(electrostatic?discharge)效應是評價集成電路可靠度好壞時所需考慮的重要因素之一。如圖1所示，現有集成電路是于集成電路接合墊(IC?pad)1處設置二極管D1和D2，當靜電放電事件發生時，利用二極管崩潰效應釋放集成電路接合墊1處的靜電放電應力，藉以保護內部電路2免于靜電放電破壞。

請參照圖2，所示為圖1所示的二極管D1或D2實現于一半導體基底20內的剖面圖示。圖2中，是于一P型半導體基底20內設置絕緣結構21(譬如是以LOCOS局部氧化法形成的場氧化物)，將N型擴散區22形成于絕緣結構21所圍繞的半導體基底20內，而以N型擴散區22與P型半導體基底20形成的圖1所示的二極管D1或D2。另外，為能降低接觸區表面阻值(sheet?resistance)，可利用自對準金屬硅化物(self-alignedsilicide，又以salicide簡稱)擴散工藝，在N型擴散區22上形成一金屬硅化物層23。

然而，當于靜電放電事件下，高電流及金屬硅化物層23，卻因金屬硅化物層23的低表面阻值降低鎮流阻值，或鎮流電阻(ballasticresistance)，導致靜電放電電流易匯集(current?crowding)于邊緣區24處，造成局部的熱點(hot?spot)效應。由于局部熱點效應會產生大量的功率耗散，因而使邊緣區24處的局部溫度急遽升高；甚者，造成金屬硅化物層23分解，因而破壞二極管組件。

因此，本發明的一目的，在于提供一種適用于自動對準金屬硅化物工藝的二極管，在無須額外增加工藝步驟的前提下，兼容于自對準金屬硅化物(Salicide)工藝。當于靜電放電事件下，能將放電電流均勻地導通流經P/N接面，藉以避免電流過度集中于摻雜區邊緣處。

本發明的目的可以通過以下措施來達到：

一種適用于自動對準金屬硅化物工藝的二極管，包括：

一第一型半導體層；

一第二型擴散區，設置于該半導體層內；以及

一第二型摻雜區，設置于該半導體層內環繞該第二型擴散區邊緣，該第二型摻雜區具有較該第二型擴散區低的摻雜濃度，以提供一鎮流阻值。

另外，本發明還涉及一種適用于自動對準金屬硅化物工藝的二極管，包括：

一第一型半導體層；

一第二型擴散區，設置于該半導體層內；

一閘極環，環繞該第二型擴散區設置于該半導體層上；以及

一第二型摻雜區，設置于該半導體層內環繞該第二型擴散區邊緣，該第二型摻雜區具有較該第二型擴散區低的摻雜濃度，以提供一鎮流阻值。

本發明還涉及一種適用于自動對準金屬硅化物工藝的二極管，二極管結構，包括：

一第一型半導體層；

一第二型擴散區，設置于該半導體層內；以及

一第二型井區，設置于該半導體層內環繞該第二型擴散區邊緣，該第二型井區具有較該第二型擴散區低的摻雜濃度，以提供一鎮流阻值。

本發明相比現有技術具有如下優點：

為獲致上述目的，本發明可利用提供一種適用于自對準金屬硅化物工藝的二極管結構來完成。二極管結構包括：一第一型半導體層、一第二型擴散區、一第二型摻雜區、以及一金屬硅化層。第二型擴散區是設置于半導體層內，而第二型摻雜區則設置于半導體層內、環繞第二型擴散區邊緣，金屬硅化層則設置于第二型擴散區上。其中，第二型摻雜區具有較第二型擴散區低的摻雜濃度，以提供一鎮流阻值。

因此，本發明是將擴散區邊緣處以摻雜濃度較淡的摻雜區環繞，藉以增加二極管接觸區的鎮流阻值。當于靜電放電事件下，使放電電流均勻流經金屬硅化層與擴散區接面，再流經由擴散區與基底間P/N接面，藉以釋放靜電放電應力。因此，放電電流將不再集中于擴散區邊緣處，得以確保二極管免于靜電放電破壞。

為讓本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細說明如下：

附圖說明

圖1是顯示現有以二極管為靜電放電保護組件的電路圖；

圖2是顯示現有技術將圖1二極管實現于半導體基底內的剖面圖示；

圖3是顯示根據本發明第一實施例將圖1二極管實現于半導體基底內的剖面圖示；

圖4為圖3的頂視圖；以及

圖5是顯示根據本發明第二實施例將圖1二極管實現于半導體基底內的剖面圖示。

圖號說明：